一种抗单粒子翻转锁存器电路

1.本发明涉及集成电路技术领域，尤其涉及一种抗单粒子翻转锁存器电路。


背景技术：

2.数字电路芯片在辐射环境中，外部入射的带电粒子会引发电离辐射，在粒子的运动轨迹周围产生一定数目的电子-空穴对，当沿粒子入射方向所淀积的电子空穴对足够多时，由耗尽层收集到的电子空穴对所引起的电流会导致漏极电平的翻转，形成单粒子翻转。发生在组合逻辑单元的电平，随单粒子翻转结束而恢复；当粒子翻转发生在时序逻辑单元(如触发器、锁存器等)或者memory存储阵列时，由于其存储单元中反馈结构的存在，翻转被锁定，电平无法恢复。锁存器作为触发器电路中具备存储记忆功能的结构，成为数字电路抗单粒子翻转设计的核心，需考虑对锁存器进行加固，保证电离辐射结束后单粒子翻转可以恢复，实现单粒子免疫。
3.如图1所示为对锁存器进行加固的优选方式，在锁存器反馈环路的第一反相器所在支路中加入了具有负载延迟特性的延迟元件(电阻或电容)，当锁存器中反馈环路带延迟元件一端的节点电平受单粒子入射影响时，延迟元件的负载延迟特性会维持反馈环路另一端的节点电平不变，在电离辐射结束后将受影响的节点电平恢复，实现锁存器的单粒子免疫。但图1所示的电路中，在锁存器的数据传输阶段，增加了负载，导致降低了数据传递速度。


技术实现要素：

4.本发明通过提供一种抗单粒子翻转锁存器电路，解决了锁存器单粒子加固的同时解决了电路数据传递速度慢的技术问题。
5.本发明提供如下技术方案：
6.一种抗单粒子翻转锁存器电路，包括第一反相器、第一门控反相器、第二门控反相器及第一延迟元件；
7.所述第二门控反相器的输出端连接所述第一反相器的输入端，所述第一反相器的输入端还连接所述第一门控反相器的输出端，所述第一反相器的输出端连接所述第一门控反相器的输入端，所述第一延迟元件位于所述第一反相器所在支路，所述第一延迟元件具有负载延迟特性；
8.所述第一门控反相器的控制端、所述第二门控反相器的控制端及所述第一延迟元件的控制端均接入外部时钟控制信号，所述第二门控反相器导通时所述第一门控反相器关断且所述第一延迟元件失效，所述第二门控反相器关断时所述第一门控反相器导通且所述第一延迟元件有效。
9.优选的，所述第一延迟元件包括电阻及第一开关管；
10.所述电阻串联接入所述第一反相器所在支路，所述第一开关管与所述电阻并联，所述第一开关管的控制端接入所述外部时钟控制信号，所述第二门控反相器导通时所述第
一开关管导通，所述第二门控反相器关断时所述第一开关管关断。
11.优选的，所述第一延迟元件包括电容及第二开关管；
12.所述第一反相器所在支路经依次串联的所述第二开关管、所述电容接固定电平，所述第二开关管的控制端接入所述外部时钟控制信号，所述第二门控反相器导通时所述第二开关管关断，所述第二门控反相器关断时所述第二开关管导通。
13.优选的，抗单粒子翻转锁存器电路还包括第二延迟元件，所述第二延迟元件具有负载延迟特性，所述第二延迟元件始终有效，所述第二延迟元件位于所述第一门控反相器所在支路；
14.所述第一延迟元件连接所述第一反相器的输出端与所述第一门控反相器的输入端之间的线路、所述第二延迟元件连接所述第一门控反相器的输出端与所述第一反相器的输入端之间的线路；
15.或
16.所述第一延迟元件连接所述第一门控反相器的输出端与所述第一反相器的输入端之间的线路、所述第二延迟元件连接所述第一反相器的输出端与所述第一门控反相器的输入端之间的线路。
17.优选的，所述第二延迟元件为电阻；
18.所述电阻串联接入所述第一门控反相器所在支路。
19.优选的，所述第二延迟元件为电容；
20.所述第一门控反相器所在支路经所述电容接固定电平。
21.优选的，抗单粒子翻转锁存器电路还包括第二延迟元件，所述第二延迟元件具有负载延迟特性，所述第二门控反相器导通时所述第二延迟元件失效且所述第二门控反相器关断时所述第二延迟元件有效；
22.所述第一延迟元件连接所述第一反相器的输出端与所述第一门控反相器的输入端之间的线路、所述第二延迟元件连接所述第一门控反相器的输出端与所述第一反相器的输入端之间的线路；
23.或
24.所述第一延迟元件连接所述第一门控反相器的输出端与所述第一反相器的输入端之间的线路、所述第二延迟元件连接所述第一反相器的输出端与所述第一门控反相器的输入端之间的线路。
25.优选的，所述第二延迟元件与所述第一延迟元件相同。
26.优选的，所述第一门控反相器包括第一mos管、第二mos管、第三mos管及第四mos管；
27.外部高电平依次经串联的第一mos管、第二mos管、第三mos管及第四mos管连接外部低电平，第二mos管的栅极连接第三mos管的栅极并同为所述第一门控反相器的输入端，第二mos管的输出端与第三mos管的输出端的公共端为所述第一门控反相器的输出端，第一mos管、第二mos管为低电平导通的pmos，第三mos管、第四mos管为高电平导通的nmos。
28.优选的，所述第一门控反相器包括第五mos管、第六mos管、第七mos管及第八mos管；
29.外部高电平依次经串联的第五mos管、第六mos管连接外部低电平，第五mos管的栅
极连接第六mos管的栅极并同为所述第一门控反相器的输入端，第五mos管为低电平导通的pmos，第六mos管为高电平导通的nmos；
30.第七mos管与第八mos管并联，第五mos管的输出端与第六mos管的输出端的公共端连接第七mos管的输入端及第八mos管的输入端，第七mos管的输出端连接第八mos管的输出端并同为所述第一门控反相器的输出端，第七mos管与第八mos管的导通电平相反，第七mos管与第八mos管的控制逻辑相反。
31.本发明提供的技术方案，至少具有如下技术效果或优点：
32.第一延迟元件连接在锁存器反馈环路中的第一反相器所在支路，锁存器进入数据传递阶段时，第一延迟元件失效，不会增加负载，不会降低数据传递速度；锁存器进入数据保持阶段时，第一延迟元件有效，基于第一延迟元件的负载延迟特性避免错误电平的锁存从而实现单粒子免疫。
附图说明
33.为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
34.图1为抗单粒子翻转锁存器的一种电路图；
35.图2为普通的未加固锁存器的部分电路图；
36.图3为普通的未加固锁存器的另一部分电路图；
37.图4为本发明实施例中第一门控反相器和第二门控反相器的一种电路图；
38.图5为本发明实施例中第一门控反相器和第二门控反相器的另一种电路图；
39.图6为本发明实施例中抗单粒子翻转锁存器的一种电路图；
40.图7为本发明实施例中第一延迟元件的一种电路图；
41.图8为图7的具体电路图；
42.图9为本发明实施例中第一延迟元件的另一种电路图；
43.图10为图9的具体电路图；
44.图11为本发明实施例中抗单粒子翻转锁存器的另一种电路图；
45.图12为本发明实施例中抗单粒子翻转锁存器的另一种电路图。
具体实施方式
46.本发明实施例通过提供一种抗单粒子翻转锁存器电路，解决了锁存器单粒子加固时数据传递速度慢的技术问题。
47.为了更好的理解本发明的技术方案，下面将结合说明书附图以及具体的实施方式对本发明的技术方案进行详细的说明。
48.首先说明，本文中出现的术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，a和/或b，可以表示：单独存在a，同时存在a和b，单独存在b这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
49.如图2所示，普通的未加固锁存器电路包括第一反相器、第四反相器、第五反相器、
第一门控反相器、第二门控反相器。第二门控反相器的输入端为锁存器的d端，第二门控反相器的输出端分别连接第一反相器的输入端、第四反相器的输入端，第四反相器的输出端为锁存器的q端，第一反相器的输出端还连接第五反相器的输入端，第五反相器的输出端为锁存器的qn端，第一反相器的输出端还连接第一门控反相器的输入端，第一门控反相器的输出端还连接第一反相器的输入端。
50.第一门控反相器的控制端、第二门控反相器的控制端均接入外部时钟控制信号，第二门控反相器导通时第一门控反相器关断，第二门控反相器关断时第一门控反相器导通。锁存器可以为：外部时钟控制信号为高电平时，第二门控反相器导通，第一门控反相器关断，锁存器处于数据传递阶段；外部时钟控制信号为低电平时，第二门控反相器关断，第一门控反相器导通，锁存器处于数据保持阶段。锁存器还可以为：外部时钟控制信号为低电平时，第二门控反相器导通，第一门控反相器关断，锁存器处于数据传递阶段；外部时钟控制信号为高电平时，第二门控反相器关断，第一门控反相器导通，锁存器处于数据保持阶段。这里对锁存器的类型不作限制。
51.一般的，如图3所示，普通的未加固锁存器电路还包括第二反相器及第三反相器。第二反相器的输入端接入外部时钟控制信号，第二反相器的输出端连接第三反相器的输入端，第二反相器的输出端输出第一时钟控制信号，第三反相器的输出端输出第二时钟控制信号。通过第一时钟控制信号和第二时钟控制信号来控制第一门控反相器及第二门控反相器的导通与关断。
52.对于第一门控反相器的具体电路，如图4所示，第一门控反相器可包括第一mos管、第二mos管、第三mos管及第四mos管。外部高电平依次经串联的第一mos管、第二mos管、第三mos管及第四mos管连接外部低电平，第二mos管的栅极连接第三mos管的栅极并同为第一门控反相器的输入端，第二mos管的输出端与第三mos管的输出端的公共端为第一门控反相器的输出端，第一mos管、第二mos管为低电平导通的pmos，第三mos管、第四mos管为高电平导通的nmos。
53.图4电路中，第一mos管的栅极与第四mos管的栅极共同作为第一门控反相器的控制端。第一mos管的栅极接入第一时钟控制信号、第四mos管的栅极接入第二时钟控制信号时，锁存器在外部时钟控制信号为高电平时进入数据保持阶段，此时将图4电路改动为第一mos管的栅极接入第二时钟控制信号、第四mos管的栅极接入第一时钟控制信号，便可得到第二门控反相器的具体电路；第一mos管的栅极接入第二时钟控制信号、第四mos管的栅极接入第一时钟控制信号时，锁存器在外部时钟控制信号为低电平时进入数据保持阶段，此时将图4电路改动为第一mos管的栅极接入第一时钟控制信号、第四mos管的栅极接入第二时钟控制信号，便可得到第二门控反相器的具体电路。
54.如图5所示，第一门控反相器还可包括第五mos管、第六mos管、第七mos管及第八mos管。外部高电平依次经串联的第五mos管、第六mos管连接外部低电平，第五mos管的栅极连接第六mos管的栅极并同为第一门控反相器的输入端，第五mos管为低电平导通的pmos，第六mos管为高电平导通的nmos。第七mos管与第八mos管并联，第五mos管的输出端与第六mos管的输出端的公共端连接第七mos管的输入端及第八mos管的输入端，第七mos管的输出端连接第八mos管的输出端并同为第一门控反相器的输出端，第七mos管与第八mos管的导通电平相反，第七mos管与第八mos管的控制逻辑相反。
55.图5电路中，第七mos管的栅极与第八mos管的栅极共同作为第一门控反相器的控制端。第七mos管为pmos时第八mos管为nmos，第七mos管为nmos时第八mos管为pmos。以第七mos管为pmos、第八mos管为nmos为例，第七mos管的栅极接入第一时钟控制信号、第八mos管的栅极接入第二时钟控制信号时，锁存器在外部时钟控制信号为高电平时进入数据保持阶段，此时将图5电路改动为第七mos管的栅极接入第二时钟控制信号、第八mos管的栅极接入第一时钟控制信号，便可得到第二门控反相器的具体电路；第七mos管的栅极接入第二时钟控制信号、第八mos管的栅极接入第一时钟控制信号时，锁存器在外部时钟控制信号为低电平时进入数据保持阶段，此时将图5电路改动为第七mos管的栅极接入第一时钟控制信号、第八mos管的栅极接入第二时钟控制信号，便可得到第二门控反相器的具体电路。
56.由于第七mos管与第八mos管同时导通、同时关断，可仅保留第七mos管与第八mos管中的一个，如保留第七mos管，但需保证第一门控反相器和第二门控反相器中的第七mos管满足：第一门控反相器中的第七mos管的控制信号为第一时钟控制信号时，第二门控反相器中的第七mos管的控制信号为第二时钟控制信号；第一门控反相器中的第七mos管的控制信号为第二时钟控制信号时，第二门控反相器中的第七mos管的控制信号为第一时钟控制信号。
57.单粒子翻转发生于第一反相器与第一门控反相器构成的反馈环路的连接节点处，即第一门控反相器输出端与第一反相器输入端的连接处或第一反相器输出端与第一门控反相器输入端的连接处。锁存器处于数据保持阶段时，若发生单粒子翻转，第一反相器与第一门控反相器构成的反馈环路会使翻转被锁定，电平无法恢复。对锁存器进行加固的优选方式为图1所示电路，但图1电阻在锁存器的数据传输阶段，延迟元件增加了负载，导致降低了数据传递速度。
58.本实施例的抗单粒子翻转锁存器电路包括普通的未加固锁存器电路及第一延迟元件。如图6所示，第一延迟元件位于第一反相器所在支路，第一延迟元件具有负载延迟特性。第一延迟元件的控制端接入外部时钟控制信号，第二门控反相器导通时第一门控反相器关断且第一延迟元件失效，第二门控反相器关断时第一门控反相器导通且第一延迟元件有效。
59.具体的，第一延迟元件可包括电阻及第一开关管，或者包括电容及第二开关管，或者第一延迟元件为门控二极管。当第一延迟元件包括电阻及第一开关管时，如图7所示，电阻串联接入第一反相器所在支路，第一开关管与电阻并联，第一开关管的控制端接入外部时钟控制信号，第二门控反相器导通时第一开关管导通，第二门控反相器关断时第一开关管关断。如图8所示，第一开关管可包括并联的第九mos管和第十mos管，第九mos管与第十mos管的导通电平相反，第九mos管与第十mos管的控制逻辑相反。第九mos管为pmos时第十mos管为nmos，第九mos管为nmos时第十mos管为pmos。以第九mos管为pmos、第十mos管为nmos为例，第九mos管的栅极接入第一时钟控制信号、第十mos管的栅极接入第二时钟控制信号时，锁存器在外部时钟控制信号为高电平时进入数据传递阶段；第九mos管的栅极接入第二时钟控制信号、第十mos管的栅极接入第一时钟控制信号时，锁存器在外部时钟控制信号为低电平时进入数据传递阶段。由于第九mos管和第十mos管同时导通、同时关断，同样可省略其中一个。
60.在锁存器的数据传递阶段，第一开关管导通，将电阻短路，电阻失效，不会增加负
载，不会降低数据传递速度；在锁存器的数据保持阶段，第一开关管关断，电阻有效，实现单粒子免疫。
61.当第一延迟元件包括电容及第二开关管时，如图9所示，第一反相器所在支路经依次串联的第二开关管、电容接固定电平，第二开关管的控制端接入外部时钟控制信号，第二门控反相器导通时第二开关管关断，第二门控反相器关断时第二开关管导通。其中，第二开关管、电容、固定电平为顺序连接，第二开关管、电容的串联顺序不可改变。如图10所示，第二开关管可包括并联的第十一mos管和第十二mos管。第十一mos管为pmos时第十二mos管为nmos，第十一mos管为nmos时第十二mos管为pmos。由于第十一mos管和第十二mos管同时导通、同时关断，同样可省略其中一个。在锁存器的数据传递阶段，第二开关管关断，电容断路，电容失效，不会增加负载，不会降低数据传递速度；在锁存器的数据保持阶段，第二开关管导通，电容有效，实现单粒子免疫。
62.由于第一延迟元件仅能对位于其信号流前方的元件进行加固，单粒子免疫的效果较弱。为此，本实施例提供两种增强单粒子免疫效果的方案，第一种如图11所示，本实施例的抗单粒子翻转锁存器电路还包括第二延迟元件，第二延迟元件具有负载延迟特性，第二延迟元件始终有效，第二延迟元件位于第一门控反相器所在支路；
63.第一延迟元件连接第一反相器的输出端与第一门控反相器的输入端之间的线路、第二延迟元件连接第一门控反相器的输出端与第一反相器的输入端之间的线路；
64.或
65.第一延迟元件连接第一门控反相器的输出端与第一反相器的输入端之间的线路、第二延迟元件连接第一反相器的输出端与第一门控反相器的输入端之间的线路。
66.第二延迟元件可以为电阻或电容。第二延迟元件为电阻时，电阻串联接入第一门控反相器所在支路。第二延迟元件为电容时，第一门控反相器所在支路经电容接固定电平。这样可同时对第一反相器和第一门控反相器进行加固，单粒子免疫效果好。本实施例中的固定电平可以是电源，也可以是地。
67.第二种如图12所示，抗单粒子翻转锁存器电路还包括第二延迟元件，第二延迟元件具有负载延迟特性，第二门控反相器导通时第二延迟元件失效且第二门控反相器关断时第二延迟元件有效；
68.第一延迟元件连接第一反相器的输出端与第一门控反相器的输入端之间的线路、第二延迟元件连接第一门控反相器的输出端与第一反相器的输入端之间的线路；
69.或
70.第一延迟元件连接第一门控反相器的输出端与第一反相器的输入端之间的线路、第二延迟元件连接第一反相器的输出端与第一门控反相器的输入端之间的线路。
71.第二延迟元件既可位于第一门控反相器所在支路，也可位于第一反相器所在支路，第二延迟元件的实现方式可与第一延迟元件相同，这里不再赘述。
72.尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
73.显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围
之内，则本发明也意图包含这些改动和变型在内。