动态掺杂场效应晶体管和控制这种场效应晶体管的方法与流程

1.本发明构思涉及一种动态掺杂(dynamically doped)场效应晶体管以及一种用于控制这种场效应晶体管的方法。


背景技术：

2.摩尔定律规定，晶体管的占用面积每2年微缩2倍，即晶体管的栅极长度l微缩√2倍，这一直是电子工业的推动力，从而将晶体管的长度微缩到极限。如今，两个后续晶体管的栅极之间的最小距离(即，栅极间距(cgp))已微缩到远低于20nm，并且由于短沟道效应(sce)会降低晶体管的亚阈值斜率(ss)(即，通过改变栅极偏置使电流从关断状态切换到导通状态的效率)，进一步微缩变得越来越困难。sce导致断态漏电流i
off
增加。为了减轻sce，即，为了保持晶体管沟道上栅极的良好静电控制，晶体管沟道的厚度ts也必须微缩。
3.图1是现有技术的示例三端子场效应晶体管的示意图。晶体管包括具有源极端子s、漏极端子d和栅极端子g的半导体层，所有这些端子均布置在半导体层的同一侧上。
4.为了将现有技术晶体管的这三个端子充分电分离，这些端子之间具有用ls表示的间隔物距离。
5.现有技术晶体管的源极区和漏极区被掺杂以增加驱动电流。源极区和漏极区的掺杂水平在图1中用n
sd
表示。n
sd
必须平衡以允许良好的驱动电流，但n
sd
要足够低以允许良好的ss。
6.在现有技术晶体管的栅极下方的半导体层区中感应出沟道。源极区和漏极区的掺杂进一步允许一定的电荷载流子浓度，以使电荷载流子能够分别桥接沟道区与源极区和漏极区之间的ls区。
7.晶体管已经从平面单栅晶体管发展到3d多栅器件，如finfet、纳米线晶体管和纳米片晶体管。根据经验法则，在多栅器件中，为了保持静电完整性，通道厚度ts可以是1/2l的数量级，从而导致在现代先进的纳米级技术中ts仅为几纳米。
8.人们普遍认为，传统的尺寸微缩将在l为12nm的数量级停止。非常希望创造出一种能够向这一极限微缩甚至超越这一极限并减轻在该尺度下引入的问题(例如，sce和ss的退化)的晶体管。


技术实现要素：

9.本发明构思的目的是提供一种能够微缩同时减轻在小尺度下引入的问题的晶体管结构。
10.根据本发明构思的第一方面，提供了一种场效应晶体管。该场效应晶体管包括：半导体层；源极端子、漏极端子和单个栅极；其中，该源极端子和该漏极端子布置在该半导体层的第一侧上，并且该栅极布置在该半导体层的与该第一侧相反的第二侧上；其中，该半导体层包括源极区和漏极区，该源极端子沿该源极区邻接该半导体层，并且该漏极端子沿该漏极区邻接该半导体层；其中，该栅极和该源极端子被布置成与该半导体层的第一公共区
重叠，并且该栅极和该漏极端子被布置成与该半导体层的第二公共区重叠，该第一公共区形成该源极区的子区，并且该第二公共区形成该漏极区的子区，其中，该源极区进一步包括与该栅极不重叠的第一间隙区，并且该漏极区进一步包括与该栅极不重叠的第二间隙区；并且其中，该栅极被配置为当该场效应晶体管被切换到活动状态时，引起该半导体层的第一公共区和第二公共区的静电掺杂，并且在该半导体层的沟道区中引起在该第一公共区与该第二公共区之间延伸的沟道。
11.根据本发明构思，与所有端子都在半导体层的一侧上的现有技术器件相比，源极端子和漏极端子可以被布置成更靠近在一起。从而可以减少器件的长度，同时确保器件的端子充分分离以单独控制。此外，引起的(induced)沟道沿源极区与漏极区之间的半导体层的整个子区延伸，从而在缩小器件时能够降低sce。与在背景技术中讨论的现有技术的晶体管设计相比，根据本发明构思的半导体层的沟道区可以更长，同时其余器件尺寸保持相同，因为不需要ls区。
12.另外，通过使栅极延伸到第一公共区和第二公共区，当场效应晶体管切换到活动状态时施加到栅极的电压会引起半导体层的第一公共区和第二公共区的静电掺杂，从而有效地增加源极端子和漏极端子下方的区的掺杂浓度，并增加场效应晶体管的驱动电流。
13.因此可以使用比现有技术晶体管设计的(通常高度化学掺杂的)源极区和漏极区更低的(化学)掺杂水平的第一公共区和第二公共区，这进而可以在器件缩小时降低ss的退化。
14.由此，通过经由施加到栅极的电压来控制半导体层的第一公共区和第二公共区的静电掺杂水平而实现了动态掺杂。
15.第一间隙区和第二间隙区可以使相邻器件的栅极分离以单独控制。
16.术语“端子”在本文中用于指代场效应晶体管的端子之一，即，其源极端子、漏极端子或栅极端子。虽然“端子”指的是单个端子，但是单个端子可以由两个或更多个部分构成，其中，单个端子的所有部分电连接并且可通过同一电信号共同控制。
17.场效应晶体管可以是三端子场效应晶体管，即，包括单个源极端子、单个漏极端子和单个栅极端子。
18.然而，场效应晶体管可以进一步包括附加端子，如本体端子。对于场效应晶体管，通常的做法是将本体端子连接/电耦合到源极端子或漏极端子以确保不会发生本体偏置。然而，在任何情况下，场效应晶体管仅包括单个栅极，该栅极被配置为引起半导体层的第一公共区和第二公共区的静电掺杂并且在半导体层的沟道区中引起沟道。
19.半导体层的第一侧和第二侧可以指半导体层的任一侧，例如层的下主表面和上主表面(即，垂直于层的平面的侧)或沿所述层的边缘的任何相反侧壁。
20.术语“静电掺杂”在本文中用于指代通过在半导体上施加电压来增加半导体的载流子浓度。添加的载流子可以是电子或空穴，具体取决于施加的电压。当在载流子为空穴的情况下增加载流子浓度时，施加负电压，这降低电子浓度并由此增加空穴浓度。
21.术语“沟道”在本文中用于指代源极端子与漏极端子之间的感应电流，即，增加的载流子浓度。
22.当场效应晶体管处于活动状态时，电压被施加到栅极。电压可以例如为0.1v或1v的量级。取决于场效应晶体管的电荷载流子的类型，电压可以是正的或负的。
23.源极区是指半导体层中与源极端子重叠的区，即，源极端子沿其延伸的区。源极区与源极端子共同延伸。
24.漏极区是指半导体层中与漏极端子重叠的区，即，漏极端子沿其延伸的区。漏极区与漏极端子共同延伸。
25.根据一个实施例，该第一公共区和该第二公共区在晶体管不活动时具有相应的第一掺杂水平，而在晶体管活动时具有相应的静电增加的第二掺杂水平。
26.通过在晶体管处于不活动状态时具有与处于活动状态时相比较低的掺杂水平，可以减轻sce(如电流泄漏和不良ss)，因为当晶体管处于不活动状态时载流子浓度相对较低。通过在晶体管处于活动状态时具有与处于不活动状态时相比更高的掺杂水平，可以实现更高的驱动电流。
27.因此，可以通过在较高掺杂水平有利时动态增加掺杂水平并且在较低掺杂水平有利时动态降低掺杂水平来优化相应的第一公共区和第二公共区的掺杂水平的平衡。
28.根据一个实施例，第一掺杂水平低于非栅控半导体层的化学或本征掺杂水平。
29.术语“本征掺杂水平”在本文中用于指代未掺杂的半导体，即，具有尚未使用掺杂技术化学改变的掺杂水平。
30.术语“非栅控半导体层的掺杂水平”在本文中用于指代半导体层的掺杂水平，忽略了场效应晶体管的端子或栅极对其的影响，如在将端子添加到晶体管之前的半导体层的掺杂水平。
31.当晶体管不活动时的栅极偏置可以静电耗尽(deplete)第一公共区和第二公共区。这进一步降低了当晶体管处于不活动状态时第一公共区和第二公共区的掺杂水平，这进一步减轻了sce，如不良ss。
32.根据一个实施例，该半导体层以均匀的掺杂水平形成。
33.术语“均匀”在本文中用于指代在形成场效应晶体管的端子之前整个半导体层具有基本相同的掺杂水平。
34.均匀掺杂水平可以是化学或本征掺杂水平。
35.半导体层的特定区的化学掺杂可能很难在为场效应晶体管提出的小尺寸下得到控制，例如，因为添加的电荷载流子可能扩散到超出预期区域。因此，均匀的掺杂水平简化了对器件的要求。
36.根据一个实施例，该半导体层是本征掺杂的半导体层。
37.通过使半导体层具有均匀本征掺杂水平，不需要进一步处理以对半导体层进行化学掺杂。
38.设想了源极端子和漏极端子的不同分离：源极端子和漏极端子可以例如相隔至多24nm、至多22nm、或至多20nm。
39.术语“相隔”在本文中用于指代源极端子和漏极端子的最近端之间的距离。
40.根据一个实施例，该半导体层是薄膜层。
41.术语“薄膜层”可以用于指代比20nm薄的半导体层。这种薄层可以允许源极端子和漏极端子受到施加在栅极上的相对较低电压的影响，尽管它们被布置在半导体层的相反侧上。
42.根据一个实施例，该栅极包括沿该半导体层的第二侧延伸的第一栅极部分和沿该
半导体层的另一侧布置的第二栅极部分，该第一栅极部分和该第二栅极部分经由相同的栅极端子被控制。
43.术语“另一侧”在本文中用于指代不同于第二侧的一侧，即，第一侧或垂直于第一侧和第二侧的一侧。因此，栅极可以包括在半导体层的第一侧和第二侧、第二侧和至少一个侧壁上的栅极部分，或者半导体层的第一侧、第二侧和两个侧壁上的栅极部分。
44.第二栅极部分可以具有与第一栅极部分不同的大小和延伸。
45.术语“相同的栅极端子”在本文中用于指代场效应晶体管的端子之一，即，先前披露的栅极端子。两个(或更多个)栅极部分是栅极的电连接部分，即，单个栅极的两个部分经由单个栅极端子用相同的电信号共同控制。
46.通过使栅极包括多个部分，可以例如当在沟道区中引起沟道时实现更好的静电控制。栅极部分可以一起形成全环绕栅极。
47.根据一个实施例，该半导体层形成第一半导体层，并且该场效应晶体管进一步包括具有第一侧和第二侧的第二半导体层；其中，该源极端子包括第一源极部分，并且该漏极端子包括第一漏极部分，该第一源极部分和该第一漏极部分均布置在该第一半导体层的第一侧上；其中，该栅极布置在该第二半导体层的第二侧上；并且该场效应晶体管进一步包括布置在该第二半导体层的第一侧上并分别沿该第二半导体层的源极区和漏极区延伸的第二源极部分和第二漏极部分，该第一源极部分和该第二源极部分经由相同的源极端子被控制，并且该第一漏极部分和该第二漏极部分经由相同的漏极端子被控制。
48.术语“相同的源极端子”在本文中用于指代场效应晶体管的端子之一，即，先前披露的源极端子。两个(或更多个)源极部分是源极端子的电连接部分，即，单个源极端子的两个部分用相同的电信号共同控制。
49.术语“相同的漏极端子”在本文中用于指代场效应晶体管的端子之一，即，先前披露的漏极端子。两个(或更多个)漏极部分是漏极端子的电连接部分，即，单个漏极端子的两个部分用相同的电信号共同控制。
50.第二半导体层可以布置在第一半导体层之上或之下，彼此平行。栅极布置在第一半导体层和第二半导体层的第二侧上并且影响这两个半导体层，因此共享栅极可以限定结构的镜面。
51.通过使用如此布置的两个半导体层，当场效应晶体管切换到活动状态时，栅极可以引起第一半导体层和第二半导体层的第一公共区和第二公共区的静电掺杂，并且在第一半导体层和第二半导体层的相应沟道区中引起沟道。
52.因此，栅极可以控制第一半导体层和第二半导体层的掺杂和其间的电荷流动，从而有效地使场效应晶体管的驱动电流加倍。
53.可以以类似的方式添加附加半导体层以产生多层器件。
54.根据一个实施例，该半导体层形成第一半导体层，并且该场效应晶体管进一步包括具有第一侧和第二侧的第三半导体层；其中，该源极端子和该漏极端子布置在该第三半导体层的第一侧上；并且该栅极包括沿该第一半导体层的第二侧延伸的第一栅极部分和沿该第三半导体层的第二侧延伸的第三栅极部分，该第一栅极部分和该第三栅极部分经由相同的栅极端子被控制；并且其中，该第三栅极部分被布置成与该第三半导体层的第一公共区和第二公共区重叠，该第一公共区形成该第三半导体层的源极区的子区，并且该第二公
共区形成该第三半导体层的漏极区的子区，其中，该第三半导体层的源极区进一步包括与该第三栅极部分不重叠的第一间隙区，并且该第三半导体层的漏极区进一步包括与该第三栅极部分不重叠的第二间隙区。
55.第三半导体层可以布置在第一半导体层之上或之下，彼此平行。源极端子和漏极端子布置在第一半导体层和第二半导体层的第一侧并且影响这两个半导体层，因此共享的源极端子和漏极端子可以限定结构的镜面。
56.第三半导体层的源极区是第三半导体层中源极端子沿其延伸的区，并且可以与源极端子共同延伸。
57.第三半导体层的漏极区是第三半导体层中漏极端子沿其延伸的区，并且可以与漏极端子共同延伸。
58.通过使用如此布置的两个半导体层，当场效应晶体管切换到活动状态时，栅极可以引起第一半导体层和第三半导体层的相应的第一公共区和第二公共区的静电掺杂，并且在第一半导体层和第三半导体层的相应沟道区中引起沟道。
59.因此，栅极可以控制第一半导体层和第三半导体层的掺杂和其间的电荷流动，从而有效地使场效应晶体管的驱动电流加倍。
60.可以以类似的方式添加附加半导体层以产生多层器件。
61.根据本发明构思的另一方面，提供了一种场效应晶体管布置。该场效应晶体管布置包括根据本发明构思的第一方面的第一场效应晶体管。
62.该场效应晶体管布置进一步包括根据本发明构思的第一方面的第二场效应晶体管。
63.该第一场效应晶体管和该第二场效应晶体管沿同一半导体层布置；其中，该第二场效应晶体管的第一间隙区与该第一场效应晶体管的第一间隙区或第二间隙区相邻；并且其中，该第一场效应晶体管和该第二场效应晶体管的相应栅极被配置为单独控制。
64.该第一场效应晶体管和该第二场效应晶体管的相应栅极被相邻的间隙区分离，这些间隙区一起形成场效应晶体管布置的公共半导体层的没有栅极端子的区，使得相邻栅极端子中的每一个都是电隔离的，并且可以单独控制而不会发生泄漏或干扰。
65.第二场效应晶体管的第二间隙区可以与第三场效应晶体管的第一间隙区或第二间隙区相邻，从而扩展了场效应晶体管布置。
66.场效应晶体管布置可以沿公共半导体层包括大于一的任意数量的场效应晶体管。
67.根据场效应晶体管布置的一个实施例，第二场效应晶体管的源极端子和第一场效应晶体管的源极端子或漏极端子一体形成。
68.术语“一体形成”在本文中用于指代对于第一场效应晶体管和第二场效应晶体管是共同的并且用相同的电信号共同控制第一场效应晶体管和第二场效应晶体管的源极端子和/或漏极端子的端子。
69.一体形成的端子可以具有与一个或两个源极端子和/或漏极端子相对应的延伸。
70.根据本发明构思的另一方面，提供了一种用于控制场效应晶体管的方法。该场效应晶体管包括半导体层、源极端子、漏极端子和单个栅极；其中，该源极端子和该漏极端子布置在该半导体层的第一侧上，并且该栅极布置在该半导体层的与该第一侧相反的第二侧上；其中，该半导体层包括源极区和漏极区，该源极端子沿该源极区邻接该半导体层，并且
该漏极端子沿该漏极区邻接该半导体层；其中，该栅极和该源极端子被布置成与该半导体层的第一公共区重叠，并且该栅极和该漏极端子被布置成与该半导体层的第二公共区重叠，该第一公共区形成该源极区的子区，并且该第二公共区形成该漏极区的子区，其中，该源极区进一步包括与该栅极不重叠的第一间隙区，并且该漏极区进一步包括与该栅极不重叠的第二间隙区。
71.该方法包括通过增加该栅极的电压来将该场效应晶体管结构切换为活动状态的步骤，该步骤引起该半导体层的第一公共区和第二公共区的静电掺杂，并且在该半导体层的沟道区中引起在该第一公共区与该第二公共区之间延伸的沟道。
72.通过将场效应晶体管切换到活动状态的同一步骤来共同引起第一公共区和第二公共区的静电掺杂量并在沟道区中引起沟道，可以结合对晶体管的控制来实现动态掺杂。
73.上文披露的示例、细节和优点全都还可以以类似的方式应用于方法。
74.根据该方法的一个实施例，该方法进一步包括通过控制该栅极的电压来将该场效应晶体管切换为不活动状态的步骤，该步骤减少该半导体层的第一公共区和第二公共区的静电掺杂量，并且停止在该半导体层的沟道区中引起在该第一公共区与该第二公共区之间延伸的沟道。
75.通过将场效应晶体管切换到不活动状态的同一步骤来共同减少第一公共区和第二公共区的静电掺杂量并停止在沟道区中引起沟道，可以结合对晶体管的控制来实现动态掺杂。
附图说明
76.通过参照附图进行的以下说明性且非限制性的详细描述，将更好地理解本发明构思的以上及附加的目的、特征和优点。在附图中，除非另有说明，否则相同的附图标记将用于相同的元件。
77.图1是现有技术场效应晶体管的示意图。
78.图2是根据本发明构思的场效应晶体管的示意图。
79.图3是长度小于图2的晶体管的场效应晶体管的示意图。
80.图4是具有两个栅极部分的场效应晶体管的示意图。
81.图5是具有全环绕栅极的场效应晶体管的示意图。
82.图6是具有两个半导体层的场效应晶体管的示意图。
83.图7是具有两个半导体层的场效应晶体管的示意图。
84.图8是具有半导体层堆叠的场效应晶体管的示意图。
85.图9是具有半导体层堆叠和附加栅极部分的场效应晶体管的示意图。
86.图10是具有半导体层堆叠和全环绕栅极的场效应晶体管的示意图。
87.图11是场效应晶体管布置的示意图。
88.图12是具有两个半导体层的场效应晶体管布置的示意图。
89.图13展示了用于控制根据本发明构思的场效应晶体管的方法步骤。
具体实施方式
90.图1是现有技术的三端子场效应晶体管的示意图。晶体管包括具有源极端子s、漏
极端子d和栅极端子g的半导体层，所有这些端子均布置在半导体层的同一侧上。
91.为了将现有技术晶体管的这三个端子充分电分离，这些端子之间具有用ls表示的间隔物距离。间隔物距离可以对应于至少6nm。这是国际器件与系统路线图(irds)所预测的典型ls值。
92.栅极的栅极长度在图1至图2中表示为l。在sce变得太成问题之前，这个长度理论上可以减少到12nm左右。
93.源极端子和漏极端子的最小长度可以为大约8nm，这对应于irds所预测的典型ls值。这是引入足够数量的电荷载流子同时还相对容易对准和连接的长度。
94.现有技术晶体管的总长度为l 2l
sd
＝40nm，其中，l
sd
对应于源极端子和漏极端子的最小长度以及间隔物距离，即，至少14nm。
95.因此，现有技术晶体管的最小长度大致如图所示，并且进一步微缩可能需要不同的结构。
96.现有技术晶体管的源极区和漏极区被掺杂以增加驱动电流。源极区和漏极区的掺杂水平由图1中的n
sd
表示，其例如可以是10
20
cm-3
的量级。
97.图2是根据本发明构思的三端子场效应晶体管(fet)10的示意图。三端子场效应晶体管10以与图1的现有技术晶体管相同的比例示出。
98.三端子场效应晶体管10包括半导体层20；源极端子33、漏极端子36和单个栅极40。源极端子33和该漏极端子36布置在半导体层20的第一侧21上，并且栅极40布置在半导体层20的与第一侧21相反的第二侧22上。
99.半导体层20包括源极区23和漏极区26，源极端子33沿该源极区邻接半导体层20，并且漏极端子36沿该漏极区邻接半导体层20。
100.栅极40和源极端子33被布置成与半导体层20的第一公共区24重叠，并且栅极40和漏极端子36被布置成与半导体层20的第二公共区27重叠，第一公共区24形成源极区23的子区，并且第二公共区27形成漏极区26的子区，其中，源极区23进一步包括与栅极40不重叠的第一间隙区25，并且漏极区26进一步包括与栅极40不重叠的第二间隙区28。
101.栅极40连接到三端子fet的栅极端子，即，栅极40由施加到栅极端子的栅极电压控制。在栅极40由单个部分形成的这种实施例中，可以认为栅极40表示栅极端子。
102.栅极40被配置为当场效应晶体管10被切换到活动状态时，引起半导体层20的第一公共区24和第二公共区27的静电掺杂，并且在半导体层20的沟道区29中引起在第一公共区24与第二公共区27之间延伸的沟道。
103.半导体层20可以通过图案化(例如，蚀刻)体硅或soi形成，或使用层沉积(例如原子层沉积(ald)、分子层沉积(mld)、物理气相沉积(pvd)或化学气相沉积(cvd))形成。半导体层20可以由硅、锗、硅锗或任何iii-v族化合物半导体(如砷化镓、磷酸铟或氧化铟镓锌(igzo))、或任何2d材料(如黑磷)、或过渡金属硫化物(如mos2、ws2、hfs2、zrs2、或mose2、wse2、wse2、hfse2、zrse2)制成。半导体层20可以具有任何形状，如形状像长方形(oblong rectangle)的片，或纳米线。
104.源极端子33和漏极端子36可以使用溅镀、蒸镀或任何上述层沉积方法形成。源极端子33和漏极端子36可以由诸如al、cu、w、ti、ru、pt、au、co及其合金等金属制成，或者使用2d材料或硅化物制成。
105.栅极40可以使用层沉积形成，例如ald、mld、pvd或cvd。栅极40可以由诸如al、ta、tan、nb、wn或ruo2等栅极金属制成，或者使用多晶硅制成。栅极40可以形成在半导体的介电界面上(即，栅极电介质)。可以使用层沉积形成电介质。电介质可以是高k电介质(即，具有大于氧化硅的介电常数)，如hfo2、zro2、al2o3、sin或tio2。
106.栅极40可以形成为沿fet的整个长度延伸并且随后从与源极区33和漏极区36重叠的第一间隙区25和第二间隙区28处去除，例如通过栅极图案化技术(如蚀刻栅极40的不需要的部分同时掩蔽栅极40的其余部分)，或通过替换金属栅极流动。
107.可替代地，栅极40可以形成为与源极区33和漏极区36不重叠，例如在形成栅极40的同时掩蔽第一间隙区25和第二间隙区28。
108.在下文中，示出了晶体管10的说明性示例，其中例如端子的长度被选择为对应于图1的现有技术晶体管中使用的irds值以便促进本发明构思与现有技术之间的比较。可以取决于实施例而选择其他长度值。
109.根据该示例，源极端子33和漏极端子36各自具有8nm的长度，这对应于irds所预测的典型值。这是使得能够引入足够数量的电荷载流子同时还相对容易对准和连接的最小长度。
110.源极端子33和漏极端子36相隔24nm。栅极40的长度(l
dg
)为34nm，其对应于晶体管10的整个长度(40nm)减去第一间隙区25和第二间隙区28的组合长度(l
se
)，该组合长度为3 3＝6nm。因此，在半导体层20的沟道区29中引起的沟道沿源极区23与漏极区26之间的半导体层20的整个子区被引起。这与图1的沟道区不包括ls区的现有技术晶体管形成对比。
111.由于栅极40在源极区23与漏极区26之间延伸并且还与它们重叠，所以栅极40的未对准可以对沟道区29具有降低的影响，使得尽管存在轻微的未对准，仍然能够沿源极区23与漏极区26之间的半导体层20的整个子区引起沟道。
112.第一公共区24和第二公共区27各自具有5nm的长度。这对应于分别与源极端子33和漏极端子36共同延伸的源极区23和漏极区26的长度减去第一间隙区25和第二间隙区28的长度：8-3＝5nm。
113.源极区23和漏极区26的最小长度受源极端子33和漏极端子36的最小长度限制。然而，通过使用间隙区25、28，第一公共区24和第二公共区27小于源极区23和漏极区26。
114.间隙区25、28各自具有3nm的长度。通过将相邻晶体管10布置成使得它们相应的间隙区相邻，在相邻晶体管10的每个相应栅极40之间实现6nm的距离，这对应于由irds所预测的典型ls值。
115.第一公共区24和第二公共区27可以在晶体管10不活动时具有相应的第一掺杂水平，而在晶体管10活动时具有相应的静电增加的第二掺杂水平。
116.当晶体管10不活动时，低电荷载流子浓度是有利的，因为在第一掺杂水平(即，当晶体管10不活动时的掺杂水平)下sce(如断态漏电流)增加。
117.当晶体管10活动时，高电荷载流子浓度是有利的，因为在第二掺杂水平(即，当晶体管10活动时的掺杂水平)下器件的驱动电流增加。
118.第一掺杂水平可能延伸超出第一公共区24和第二公共区27。例如，如果第一掺杂水平是化学诱发的，则可能难以将化学掺杂仅限于第一公共区24和第二公共区27，从而使得其还延伸到第一间隙区25和第二间隙区28、以及部分沟道区29中。动态掺杂的技术效果
119.因为第二掺杂水平通过栅极电压静电增加，所以能够结合栅极40对晶体管10的通/断控制来动态控制第一公共区24和第二公共区27的掺杂水平。
120.由栅极40引起的动态掺杂允许低掺杂水平作为第一掺杂水平(即，当晶体管10不活动并且低电荷载流子浓度是最有利的时)，并且允许高掺杂水平作为第二掺杂水平(即，当晶体管10是活动的并且高电荷载流子浓度是最有利的时)。
121.在现有技术中，例如在图1中，源极区和漏极区的掺杂水平不是动态变化的，因此必须平衡以减轻与每个状态相关联的问题。
122.根据本发明构思的晶体管10不需要这种平衡，因为可以相对于彼此独立地优化第一掺杂水平和第二掺杂水平。
123.第二掺杂水平可以对应于或高于现有技术晶体管的n
sd
并且足以实现足够高的驱动电流。
124.第一掺杂水平可以低于半导体层20的化学或本征掺杂水平。
125.本征掺杂水平可以是10
10
cm-3
至10
19
cm-3
的掺杂水平。化学(即，非静电)掺杂可以是例如10
20
cm-3
的量级。
126.低于半导体的本征掺杂水平的第一掺杂水平可能是由栅极偏置引起的，该栅极偏置在晶体管10不活动时静电耗尽原本本征掺杂的半导体20。
127.类似地，低于半导体的化学掺杂水平的第一掺杂水平可能是由栅极偏置引起的，该栅极偏置在晶体管10不活动时(至少部分地)静电耗尽原本化学掺杂的半导体20。
128.这种静电耗尽可能延伸超出第一公共区24和第二公共区27，还延伸到沟道区29。
129.半导体层20可以以均匀的掺杂水平形成。
130.如果半导体层20以均匀的本征掺杂水平形成，则半导体层20不包括如图1中的现有技术晶体管中的由半导体层的化学掺杂的区限定的传统源极区和漏极区。
131.这些区在根据本发明构思的晶体管10中大致对应于半导体层20的当晶体管10活动时动态掺杂的区，即，第一公共区24和第二公共区27。然而，由于掺杂水平是静电感应的，因此增加的掺杂水平不限于半导体层20的其中栅极40与源极端子33和漏极端子36重叠的区并且可以稍微延伸超出这些区。
132.如果半导体层20没有预定的化学掺杂，则取决于施加在栅极40上的电压，可以在第一公共区24和第二公共区27中静电掺杂不同的电荷载流子(电子或空穴)。因此，取决于对栅极40的控制，相同的fet 10可以充当nmos或pmos。
133.半导体层20的厚度在图1至图5中用ts表示。任何地方的厚度都可以在5-50nm之间。在ts《20nm的情况下，半导体层20可以被认为是薄膜层。在所示的实施例中，半导体层20具有10nm的厚度。
134.如果半导体层的厚度足够低，则栅极40就可以在半导体层20的整个厚度上引起沟道。而且，栅极40可以引起半导体层20的第一公共区24和第二公共区27的静电掺杂，该静电掺杂延伸到源极端子33和漏极端子36，从而增加静电控制。
135.图3是根据本发明构思的fet 10的示意图。场效应晶体管10以与图1至图2的晶体管相同的比例示出。
136.图3的晶体管10的长度比图2的晶体管10短。在图3中，晶体管10的长度为28nm，接近理论最小长度22nm。
137.根据本发明构思的fet 10的最小长度对应于源极端子33和漏极端子36的最小长度以及它们之间的最小间隔物距离(spacer distance)，即，使用典型的irds值，8 8 6＝22nm。
138.图3的晶体管10具有两倍的在源极端子33与漏极端子36之间的距离的最小长度。如图2所示，l
se
＝3nm，l
dg
为22nm。为了最小化l
dg
，l
se
可以与l
dg
的减少成比例地增加。图3的晶体管10的源极端子33和漏极端子36相隔12nm。
139.图4是根据本发明构思的fet 10的示意图。栅极40包括沿半导体层20的第二侧22延伸的第一栅极部分41和沿半导体层20的第一侧21布置的第二栅极部分42。第一栅极部分41和第二栅极部分42经由相同的栅极端子被控制。
140.第一栅极部分41和第二栅极部分42电连接并经由单个栅极端子用相同的电信号共同控制。
141.第一栅极部分41和第二栅极部分42可以形成为彼此接触，例如朝向半导体层20的共享角延伸。第一栅极部分41和第二栅极部分42可以电连接到相同的通孔(via)，通向相同的栅极端子触点。
142.第二栅极部分42可以在单独的工艺中形成，或者与第一栅极部分41一起形成。
143.第二栅极部分42可以以与图1的现有技术晶体管的栅极类似的方式布置。
144.本实施例中的第二栅极部分42比第一栅极部分41短且与源极端子33或漏极端子36不重叠。因此，当fet 10切换到活动状态时，仅栅极40的第一栅极部分41引起半导体层20的第一公共区24和第二公共区27的静电掺杂。然而，当fet 10切换到活动状态时，第一栅极部分41和第二栅极部分42两者在半导体层20的沟道区29中共同引起沟道。
145.通过使用多个栅极部分来在沟道区29的中间引起沟道，可以在半导体20的子区上施加更好的静电控制，该子区当fet 10处于活动状态时原本具有比例如第一公共区24和第二公共区27更低的电荷载流子浓度。由此，可以实现更高的沟道电流。
146.图5是类似于图4中的fet的fet 10的示意图，具有沿半导体层20的相反侧壁的两个附加栅极部分。这四个栅极部分一起形成在沟道区29的中间引起沟道的全环绕栅极(all-round gate)。
147.通过使用甚至更多的栅极部分来在沟道区29的中间引起沟道，可以施加更好的静电控制。
148.图6是根据本发明构思的fet 10的示意图。fet 10包括第一半导体层20和第二半导体层20a，它们各自对应于如先前讨论的半导体层20。
149.源极端子包括第一源极部分33和第二源极部分33a，并且电连接并经由单个源极端子用相同的电信号共同控制。漏极端子包括第一漏极部分36和第二漏极部分36a，并且电连接并经由单个漏极端子用相同的电信号共同控制。
150.第一源极部分33和第一漏极部分36布置在第一半导体层20的第一侧21上并且对应于图2的fet 10的源极端子33和漏极端子36。第二源极部分33a和第二漏极部分36a布置在第二半导体层20a的第一侧21a上并且分别沿第二半导体层20a的源极区23a和漏极区26a延伸。
151.栅极40布置在第一半导体层20的第二侧22和第二半导体层20a的第二侧22a上。栅极40由此被第一半导体层20和第二半导体层20a共享。
152.栅极40限定了fet 10的镜面，如图6中的虚线所示。在替代实施例中，第二半导体层20a与第一半导体层20不对称并且可以具有不同的形状或厚度。第二源极部分33a和第二漏极部分36a也可以被布置成与第一源极部分33和第一漏极部分36不对称。
153.取决于实施例，在第一半导体层20和第二半导体层20a中具有对称或非对称的沟道特性可能是有利的。
154.通过以类似的方式添加附加半导体层，fet 10可以包括多于两个半导体层20、20a。
155.第二半导体层20a可以由与第一半导体层20相同的材料制成。
156.通过使用如此布置的两个半导体层20、20a，共享栅极40可以控制第一半导体层20和第二半导体层20a的掺杂和其间的电荷流动，从而有效地使fet 10的驱动电流加倍。
157.图7是根据本发明构思的fet 10的示意图。fet 10包括第一半导体层20和第三半导体层20b，它们各自对应于如先前讨论的半导体层20。
158.栅极40包括第一栅极部分41和第三栅极部分43，并且电连接并经由单个栅极端子用相同的电信号共同控制。
159.第一栅极部分41布置在第一半导体层20的第二侧22上并且对应于如先前讨论的fet 10的栅极40。第三栅极部分43布置在第三半导体层20b的第二侧22b上并沿第三半导体层20b的第二侧22b延伸。
160.第三栅极部分43进一步布置为与第三半导体层20b的第一公共区24b和第二公共区27b重叠，第一公共区24b形成第三半导体层20b的源极区23b的子区，并且第二公共区27b形成第三半导体层20b的漏极区26b的子区。
161.第三半导体层20b的源极区23b进一步包括与第三栅极部分43不重叠的第一间隙区25b，并且第三半导体层20b的漏极区26b进一步包括与第三栅极部分43不重叠的第二间隙区28b。
162.源极端子33和漏极端子36布置在第一半导体层20的第一侧21和第三半导体层20b的第一侧21b上。源极端子33和漏极端子36由此被第一半导体层20和第三半导体层20b共享。
163.源极端子33和漏极端子36限定了fet 10的镜面，如图7中的虚线所示。在替代实施例中，第三半导体层20b与第一半导体层20不对称并且可以具有不同的形状或厚度。第三栅极部分43也可以被布置成与第一栅极部分41不对称。
164.取决于实施例，在第一半导体层20和第三半导体层20b中具有对称或非对称的沟道特性可能是有利的。
165.通过以类似的方式添加附加半导体层，fet 10可以包括多于两个半导体层20、20b。
166.第三半导体层20b可以单独形成或与第一半导体层20共同形成。第三半导体层20b可以由与第一半导体层20相同的材料制成。
167.通过使用如此布置的两个半导体层20、20b，共享的源极端子33和漏极端子36可以将电荷载流子引入第一半导体层20和第三半导体层20b，从而有效地使fet 10的驱动电流加倍。
168.图8至图10是根据本发明构思的不同fet 10的示意图。每个fet 10包括三个半导
体层20和不同数量的栅极部分。
169.这三个半导体层20、20a、20b根据图6至图7的实施例的组合来布置。因此，共享的第一栅极41部分布置在第一半导体层20与第二半导体层20a之间，并且共享的第二源极部分33a和第二漏极部分36a布置在第二半导体层20a与第三半导体层20b之间。
170.通过使用如此布置的三个半导体层20、20a、20b，共享的栅极部分41、源极部分33a和漏极部分36a能够实现对这三个半导体层20、20a、20b中的每一个的第一公共区和第二公共区的静电掺杂以及在这三个半导体层20、20a、20b中的每一个的沟道区29、29a、29b引起沟道，从而有效地使fet 10的驱动电流增加三倍。
171.图8示出了包括第一栅极部分41和第三栅极部分43的fet 10。第一栅极部分41由第一半导体层20和第二半导体层20a共享。
172.图9示出的fet 10与图8的fet 10相比进一步包括第二栅极部分42和第四栅极部分44。第四栅极部分44由第二半导体层20a和第三半导体层20b共享。
173.图10示出的fet 10与图9的fet 10相比进一步包括沿fet 10的整个高度延伸的两个侧壁栅极部分，这两个侧壁栅极部分覆盖第一半导体层20、第二半导体层20a和第三半导体层20b中的每一个的侧壁。
174.图11是fet布置的示意图。该fet布置包括沿同一半导体层20布置的根据本发明构思的第一fet 11和第二fet 12。
175.第二场效应晶体管12的第一间隙区25与第一场效应晶体管11的第二间隙区28相邻。这两个相邻的间隙区25、28各为3nm长并且一起形成半导体层20的长度为6nm且与第一fet 11和第二fet 12的相应栅极40不重叠的区。
176.通过这两个相邻间隙区25、28的组合长度，实现了用于电分离第一fet 11和第二fet 12的相应栅极40的6nm的最小(间隔物)距离。该距离对应于irds所预测的典型ls值。这允许单独控制第一fet 11和第二fet 12的相应栅极40。
177.通过这种fet布置，几个fet 11、12可以以高效的方式被布置成彼此相邻。
178.该fet布置进一步包括三个源极端子和漏极端子33、36。第一fet 11和第二fet 12都具有在图11中左侧的源极端子33和在右侧的漏极端子36。第一fet 11的漏极端子36是与第二fet 12的源极端子33相同的端子。
179.通过第一fet 11和第二fet 12共享分别用作漏极端子和源极端子33、36的端子，fet 11、12中的每一个的电荷载流子不同，即，如果第一fet 11是nfet，则第二fet 12是pfet，反之亦然。因此，与由第二fet 12的栅极40施加的电压相比，由第一fet 11的栅极40施加的电压具有相反的符号。
180.该fet布置可以以与单个fet 10类似的方式形成，例如通过同时形成第一fet 11和第二fet 12的相应栅极40并且与单个fet 10相比延长半导体层20的长度。
181.该fet布置的共享的源极端子和漏极端子33、36形成为具有最小长度并且与第一fet 11和第二fet 12的栅极40重叠。由此，第一fet 11的第二公共区27和第二fet 12的第一公共区24比第一fet 11的第一公共区24和第二fet 12的第二公共区27短。
182.注意，虽然第一fet 11和第二fet 12共享半导体层20以及源极端子和漏极端子33、36，但半导体层20的作为第一fet 11的一部分并且与漏极端子36重叠的区被认为是第一fet 11的漏极区26，并且半导体层20的作为第二fet 12的一部分并且与现在用作源极端
子33的相同端子重叠的区被认为是第二fet 12的源极区23。
183.图12是fet布置的示意图。该fet布置包括根据本发明构思的第一fet 11和第二fet 12，每个fet都包括相同的第一半导体层20和第三半导体层20b。
184.第一fet 11和第二fet 12以与图7的fet 10类似的方式工作并且以与图11的fet布置类似的方式布置在一起。
185.图12的fet布置与图11的fet布置相比的不同之处在于共享端子是漏极端子36。因此，第一fet 11具有图12中左侧的源极端子33和右侧的漏极端子36，并且第二fet 12具有图12中左侧的漏极端子36和右侧的源极端子33。
186.图12的第一fet 11和第二fet 12具有相同的电荷载流子，即，如果第一fet 11是nfet，则第二fet 12也是nfet，并且如果第一fet 11是pfet，则反之亦然。由第一fet 11的栅极40施加的电压也与由第二fet 12的栅极40施加的电压具有相同的符号。
187.共享漏极端子36的长度是第一fet 11和第二fet 12的相应源极端子33的两倍。第一fet 11和第二fet 12的第二公共区27、27b的长度与第一fet 11和第二fet 12的第一公共区24、24b的长度相同。
188.第一fet 11和第二fet 12可以单独形成并随后连结在一起。可替代地，共享漏极端子36可以一体形成。
189.图13展示了用于控制根据本发明构思的场效应晶体管的方法步骤。方法100的这两个步骤s110、s120交替进行以导通或关断fet。
190.将fet切换到活动状态的步骤s110包括增加栅极的绝对电压，这引起半导体层的第一公共区和第二公共区的静电掺杂，并且在半导体层的沟道区中引起在第一公共区与第二公共区之间延伸的沟道。
191.施加到栅极的电压和增加的类型(例如，斜率)可以取决于实施例。所施加的电压可以是正的或负的。
192.将fet切换到不活动状态的步骤s120包括降低栅极的绝对电压，从而减少了半导体层的第一公共区和第二公共区的静电掺杂量，并且停止在半导体层的沟道区中引起在第一公共区与第二公共区之间延伸的沟道。
193.绝对电压的降低类型可以取决于实施例。所产生的降低的电压可能为0v。
194.在上文中，已经主要参考有限数量的示例描述了本发明构思。然而，如本领域技术人员容易理解的，在由所附权利要求限定的本发明构思的范围内，除以上披露的示例之外的其他示例同样是可能的。

技术特征：
1.一种场效应晶体管(10)，包括：半导体层(20)；源极端子(33)、漏极端子(36)和单个栅极(40)；其中，该源极端子和该漏极端子(33，36)布置在该半导体层(20)的第一侧(21)上，并且该栅极(40)布置在该半导体层(20)的与该第一侧(21)相反的第二侧(22)上；其中，该半导体层(20)包括源极区(23)和漏极区(26)，该源极端子(33)沿该源极区邻接该半导体层(20)，并且该漏极端子(36)沿该漏极区邻接该半导体层(20)；其中，该栅极(40)和该源极端子(33)被布置成与该半导体层(20)的第一公共区(24)重叠，并且该栅极(40)和该漏极端子(36)被布置成与该半导体层(20)的第二公共区(27)重叠，该第一公共区(24)形成该源极区(23)的子区，并且该第二公共区(27)形成该漏极区(26)的子区，其中，该源极区(23)进一步包括与该栅极(40)不重叠的第一间隙区(25)，并且该漏极区(26)进一步包括与该栅极(40)不重叠的第二间隙区(28)；并且其中，该栅极(40)被配置为当该场效应晶体管(10)被切换到活动状态时，引起该半导体层(20)的第一公共区和第二公共区(24，27)的静电掺杂，并且在该半导体层(20)的沟道区(29)中引起在该第一公共区与该第二公共区(24，27)之间延伸的沟道。2.根据权利要求1所述的场效应晶体管，其中，该第一公共区和该第二公共区(24，27)在该晶体管(10)不活动时具有相应的第一掺杂水平，而在该晶体管(10)活动时具有相应的静电增加的第二掺杂水平。3.根据权利要求2所述的场效应晶体管，其中，该第一掺杂水平低于该非栅控半导体层(20)的本征掺杂水平。4.根据前述权利要求中任一项所述的场效应晶体管，其中，该半导体层(20)以均匀的掺杂水平形成。5.根据权利要求4所述的场效应晶体管，其中，该半导体层(20)是本征掺杂的半导体层。6.根据前述权利要求中任一项所述的场效应晶体管，其中，该源极端子和该漏极端子(33，36)最多相隔24nm。7.根据前述权利要求中任一项所述的场效应晶体管，其中，该半导体层(20)是薄膜层。8.根据前述权利要求中任一项所述的场效应晶体管，其中，该栅极(40)包括沿该半导体层(20)的第二侧(22)延伸的第一栅极部分(41)和沿该半导体层(20)的另一侧布置的第二栅极部分(42)，该第一栅极部分和该第二栅极部分(41，42)经由相同的栅极端子被控制。9.根据前述权利要求中任一项所述的场效应晶体管，其中，所述半导体层(20)形成第一半导体层，并且该场效应晶体管(10)进一步包括具有第一侧(21a)和第二侧(22a)的第二半导体层(20a)；其中，该源极端子(33)包括第一源极部分，并且该漏极端子(36)包括第一漏极部分，该第一源极部分和该第一漏极部分均布置在该第一半导体层(20)的第一侧(21)上；其中，该栅极(40)布置在该第二半导体层(20a)的第二侧(22a)上；并且该场效应晶体管(10)进一步包括布置在该第二半导体层(20a)的第一侧(21a)上并分别沿该第二半导体层(20a)的源极区(23a)和漏极区(26a)延伸的第二源极部分(33a)和第二漏极部分(36a)，该第一源极部分和该第二源极部分经由相同的源极端子(33)被控制，并
且该第一漏极部分和该第二漏极部分经由相同的漏极端子(36)被控制。10.根据前述权利要求中任一项所述的场效应晶体管，其中，所述半导体层(20)形成第一半导体层，并且该场效应晶体管(10)进一步包括具有第一侧(21b)和第二侧(22b)的第三半导体层(20b)；其中，该源极端子(33)和该漏极端子(36)布置在该第三半导体层(20b)的第一侧(21b)上；并且该栅极(40)包括沿该第一半导体层(20)的第二侧(22)延伸的第一栅极部分(41)和沿该第三半导体层(20b)的第二侧(22b)延伸的第三栅极部分(43)，该第一栅极部分和该第三栅极部分(41，43)经由相同的栅极端子被控制；并且其中，该第三栅极部分(43)被布置成与该第三半导体层(20b)的第一公共区(24b)和第二公共区(27b)重叠，该第一公共区(24b)形成该第三半导体层(20b)的源极区(23b)的子区，并且该第二公共区(27b)形成该第三半导体层(20b)的漏极区(26b)的子区，其中，该第三半导体层(20b)的源极区(23b)进一步包括与该第三栅极部分(43)不重叠的第一间隙区(25b)，并且该第三半导体层(20b)的漏极区(26b)进一步包括与该第三栅极部分(43)不重叠的第二间隙区(28b)。11.一种场效应晶体管布置，包括沿同一半导体层(20)布置的根据前述权利要求中任一项所述的第一场效应晶体管(11)和根据前述权利要求中任一项所述的第二场效应晶体管(12)；其中，该第二场效应晶体管(12)的第一间隙区(25)与该第一场效应晶体管(11)的第一间隙区或第二间隙区(25，28)相邻；并且其中，该第一场效应晶体管和该第二场效应晶体管(11，12)的相应栅极(40)被配置为单独控制。12.根据权利要求11所述的场效应晶体管布置，其中，该第二场效应晶体管(12)的源极端子(33)和该第一场效应晶体管(11)的源极端子或漏极端子(33，36)一体形成。13.一种用于控制场效应晶体管(10)的方法(100)，该场效应晶体管包括半导体层(20)、源极端子(33)、漏极端子(36)和单个栅极(40)；其中，该源极端子和该漏极端子(33，36)布置在该半导体层(20)的第一侧(21)上，并且该栅极(40)布置在该半导体层(20)的与该第一侧(21)相反的第二侧(22)上；其中，该半导体层(20)包括源极区(23)和漏极区(26)，该源极端子(33)沿该源极区邻接该半导体层(20)，并且该漏极端子(36)沿该漏极区邻接该半导体层(20)；其中，该栅极(40)和该源极端子(33)被布置成与该半导体层(20)的第一公共区(24)重叠，并且该栅极(40)和该漏极端子(36)被布置成与该半导体层(20)的第二公共区(27)重叠，该第一公共区(24)形成该源极区(23)的子区，并且该第二公共区(27)形成该漏极区(26)的子区，其中，该源极区(23)进一步包括与该栅极(40)不重叠的第一间隙区(25)，并且该漏极区(26)进一步包括与该栅极(40)不重叠的第二间隙区(28)；该方法(100)包括通过控制该栅极(40)的电压来将该场效应晶体管(10)切换(s110)为活动状态的步骤，该步骤引起该半导体层(20)的第一公共区和第二公共区(24，27)的静电掺杂，并且在该半导体层(20)的沟道区(29)中引起在该第一公共区与该第二公共区(24，27)之间延伸的沟道。
14.根据权利要求13所述的方法(100)，进一步包括通过控制该栅极(40)的电压来将该场效应晶体管(10)切换(s120)为不活动状态的步骤，该步骤减少该半导体层(20)的第一公共区和第二公共区(24，27)的静电掺杂量，并且停止在该半导体层(20)的沟道区(29)中引起在该第一公共区与该第二公共区(24，27)之间延伸的沟道。

技术总结
根据本发明构思的一方面，提供了一种场效应晶体管以及一种用于控制这种场效应晶体管的方法。该晶体管包括：半导体层；源极端子、漏极端子和单个栅极。该源极端子和该漏极端子布置在该半导体层的第一侧上，并且该栅极布置在该半导体层的与该第一侧相反的第二侧上。该栅极和该源极端子被布置成与该半导体层的第一公共区重叠，并且该栅极和该漏极端子被布置成与该半导体层的第二公共区重叠。该半导体层进一步包括与该栅极不重叠的第一间隙区和第二间隙区。该栅极被配置为引起该第一公共区和该第二公共区的静电掺杂，并且在该半导体层的沟道区中引起在该第一公共区与该第二公共区之间延伸的沟道。间延伸的沟道。间延伸的沟道。


技术研发人员：雅利安
受保护的技术使用者：IMEC非营利协会
技术研发日：2021.10.08
技术公布日：2022/5/25