晶体管器件和形成晶体管器件的方法与流程

1.本公开一般地涉及晶体管器件，以及形成晶体管器件的方法。


背景技术：

2.晶体管器件，例如高电子迁移率晶体管(hemt)器件，经常用于高频率或高功率应用，例如高频率电信和高压电源开关应用。典型的hemt器件通常包括具有不同带隙的两种材料，这两种材料彼此邻近地布置以在其间形成异质结。由于这些材料的导带能量不同，电子会从宽带隙材料扩散到窄带隙材料，以形成通常被称为二维电子气(2deg)通道的导电通道。
3.通常，hemt器件还包括源极、漏极以及布置在源极和漏极之间的栅极。在操作中，可通过施加适当的栅极电压来导通hemt器件。例如，对于电源开关应用，hemt器件可以从高电压关断状态切换到高电流导通状态。在此切换期间，hemt器件一般经过半导通状态，在该半导通状态下，漏极偏置较高(例如，约600v)并且电流开始流过2deg通道。在这种状态下，会在hemt器件的栅极的拐角处形成高电场，这可能会使电子加速流过2deg通道。这些电子(也称为“热电子”)将被捕获在形成异质结的材料中。这会导致热载流子劣化、栅极电介质层可靠性降低、器件阈值电压(v
th
)稳定性降低和动态导通电阻(r
on
)降低。
4.因此，期望提供一种改善的晶体管器件，其具有减小的栅极拐角电场、以及减少的热电子生成和捕获。


技术实现要素：

5.根据各种非限制性实施例，提供了一种晶体管器件，其包括：衬底；布置在所述衬底之上的缓冲层；布置在所述缓冲层之上的源极端子、漏极端子以及栅极端子，其中所述栅极端子可以横向布置在所述源极端子和所述漏极端子之间；布置在所述缓冲层之上的阻挡层，其中所述阻挡层可以包括横向位于所述栅极端子和所述漏极端子之间的凹部；以及布置在所述阻挡层之上的钝化层，其中所述栅极端子的一部分可以布置在所述钝化层之上，并且其中所述钝化层可以延伸到所述阻挡层的所述凹部中。
6.根据各种非限制性实施例，提供了一种形成晶体管器件的方法，所述方法包括：提供衬底；在所述衬底之上形成缓冲层；在所述缓冲层之上形成源极端子、漏极端子和阻挡层，其中所述阻挡层可以包括凹部；在所述阻挡层之上形成钝化层，其中所述钝化层可以延伸到所述阻挡层的所述凹部中；以及在所述缓冲层之上形成栅极端子，其中所述栅极端子可以横向布置在所述源极端子和所述漏极端子之间，其中所述栅极端子的一部分可以布置在所述钝化层之上，并且其中所述阻挡层的所述凹部可以横向布置在所述栅极端子和所述漏极端子之间。
附图说明
7.在附图中，贯穿不同视图，相同的附图标记通常指代相同的部分。此外，附图不一
定按比例绘制，而是通常将重点放在说明本发明的原理上。现在将仅参考以下附图来说明本发明的非限制性实施例，在附图中：
8.图1示出了根据各种非限制性实施例的晶体管器件的简化截面图；
9.图2a至图2d示出了根据各种非限制性实施例的示例出形成图1的晶体管器件的方法的简化截面图；
10.图3示出了根据替代的非限制性实施例的晶体管器件的简化截面图；
11.图4a至图4d示出了根据各种非限制性实施例的示例出形成图3的晶体管器件的方法的简化截面图；
12.图5示出了根据替代的非限制性实施例的晶体管器件的简化截面图；
13.图6示出了根据替代的非限制性实施例的晶体管器件的简化截面图；
14.图7示出了在操作中的图1的晶体管器件的简化截面图；
15.图8a至图8f示出了技术计算机辅助设计(tcad)图像，这些图像示出了现有技术晶体管器件内和图1的晶体管器件内的模拟电场分布；
16.图9a至图9f示出了tcad图像，这些图像示出了现有技术晶体管器件内和图1的晶体管器件内的热载流子的模拟浓度；
17.图10a和图10b分别示出了图1的晶体管器件的漏极电流-栅极电压曲线图和漏极电流-漏极电压曲线图；以及
18.图11a和图11b分别示出了现有技术晶体管器件和图1的晶体管器件的漏极电流-栅极电压曲线图和漏极电流-漏极电压曲线图。
具体实施方式
19.实施例一般地涉及晶体管器件。更具体地说，一些实施例涉及高电子迁移率晶体管(hemt)器件。hemt器件可用于多种应用，例如但不限于高频率电信、高频率计算和高功率开关应用(例如但不限于功率转换器)。在一些非限制性实施例中，hemt器件可用作200v或650v增强型hemt器件。
20.下面参考附图中所示例的非限制性实施例更充分地解释了本发明的各方面及其特征、优点和细节。省略了公知的材料、制造工具、处理技术等的描述，以免不必要地模糊本发明的细节。然而，应当理解，在指示本发明的方面的同时，详细说明和具体例子仅仅是为了示例而不是为了限制而给出的。通过本公开，在以下发明概念的精神和/或范围内的各种替换、修改、添加和/或布置对于本领域技术人员来说将是显而易见的。
21.如本文中贯穿说明书和权利要求书所使用的，近似的语言可被应用来修改任何定量表示，其可以得到许可地改变而不会导致与其相关的基本功能的改变。因此，由诸如“近似”、“约”的术语或多个术语修改的值不限于所指定的精确值。在一些情况下，近似的语言可以对应于用于测量值的仪器的精度。此外，方向由一个或多个术语修饰，诸如“基本上”意味着该方向将在半导体工业的正常容差内被应用。例如，“基本上平行”意味着在半导体工业的正常公差内在相同方向上很大程度地延伸，以及“基本上垂直”意味着处于90度加上或减去半导体工业的正常容差的角度上。
22.本文中使用的术语只是为了描述特定的示例，并非旨在作为限制本发明。如本文所用，单数形式“a”、“an”和“the”也旨在包括复数形式，除非上下文另有明确指示。将进一
步理解，术语“comprise(包括)”(和任何形式的comprise，例如“comprises”和“comprising”)、“have(具有)”(和任何形式的have，例如“has”和“having”)、“include(包含)”(和任何形式的include，例如“includes”和“including”)和“contain(含有)”(和任何形式的contain，例如“contains”和“containing”)是开放式连系动词。因此，“包括”、“具有”、“包含”或“含有”一个或多个步骤或元件的方法或装置拥有这些一个或多个步骤或元件，但不限于仅拥有这些一个或多个步骤或元件。同样地，“包括”、“具有”、“包括”或“含有”一个或多个特征的方法的步骤或装置的元件拥有这些一个或多个特征，但不限于仅拥有这些一个或多个特征。此外，以某种方式配置的装置或结构至少以这种方式配置，但也可以以未列出的方式进行配置。
23.如本文中所使用，在用于指两个物理元件时，术语“连接”意味着两个物理元件之间的直接连接。然而，术语“耦接”可以意味着直接连接或通过一个或多个中间元件的连接。
24.如本文所使用的，术语“可以”和“可以是”指示在一组环境内发生的可能性；拥有指定的属性、特性或功能；和/或通过表达与限定的动词相关联的能力、才能或可能性中的一个或多个来限定另一动词。因此，在考虑到在某些情况下修饰的术语有时可能不是适当的、足够胜任的或适合的同时，关于“可以”和“可以是”的使用指示的是修饰的术语显然是适当的、足够胜任的、或适合于所指示的能力、功能或使用。例如，在一些情况下，可以预期事件或能力，而在其他情况下，事件或能力不能发生——该区别由术语“可以”和“可以是”捕获到。
25.图1示出了根据各种非限制性实施例的晶体管器件100的简化截面图。晶体管器件100可以是高电子迁移率晶体管(hemt)器件。例如，晶体管器件100可以是金属-绝缘体-半导体高电子迁移率晶体管(mis-hemt)器件。
26.参考图1，晶体管器件100可以包括衬底102。衬底102可以是半导体衬底。例如，衬底102可以包括半导体材料，例如但不限于硅(si)、蓝宝石、碳化硅(sic)、聚氮化铝(poly-aln)或其组合。
27.晶体管器件100还可以包括布置在衬底102之上的缓冲层104。缓冲层104可以是外延层并且可以包括缓冲材料，例如但不限于氮化镓(gan)、铝镓氮化物(algan)、氮化铝(aln)或其组合。缓冲层104可具有介于大约3.4ev(例如，当缓冲层104包括gan时)至大约6.2ev(例如，当缓冲层104包括aln时)之间的第一带隙。在非限制性实施例中，缓冲层104可以包括gan并且晶体管器件100可以是gan mis-hemt器件。
28.晶体管器件100还可以包括布置在缓冲层104之上的源极端子106、漏极端子108和栅极结构150。栅极结构可以包括栅极端子110和至少部分地布置在栅极端子110下方的栅极电介质层112。如图1所示，栅极端子110可以横向布置在源极端子106和漏极端子108之间。源极端子106和漏极端子108中的每一者都可以包括欧姆接触。每个欧姆接触可以包括导电材料，例如但不限于钛、氮化钛、铝或其组合。栅极端子110还可包括导电材料，例如但不限于多晶硅、氮化钛、氮化钽、钨、铝或其组合。栅极电介质层112可以包括电介质材料，例如氧化物或氮化物材料，诸如但不限于氧化铝(al2o3)、氮化硅(sin)或其组合。
29.晶体管器件100还可以包括布置在缓冲层104之上的阻挡层114。阻挡层114可以是外延层并且可以包括阻挡材料，例如但不限于氮化镓(gan)、铝镓氮化物(algan)、氮化铝(aln)或其组合。阻挡层114可以具有第二带隙。在各种非限制性实施例中，阻挡层114的第
二带隙介于大约3.4ev(例如，当阻挡层114包括gan时)至大约6.2ev(例如，当阻挡层114包括aln时)之间。阻挡层114的第二带隙可以不同于(例如，可以宽于)缓冲层104的第一带隙。例如，缓冲层104可以包括gan(具有更窄的带隙)，而阻挡层114可以包括algan(具有更宽的带隙)。在非限制性实施例中，缓冲层104的位于阻挡层114下方并接触阻挡层114的一部分(例如，具有大约200nm至大约1500nm的厚度的部分)可以包括gan以允许在其中形成2deg导电通道。
30.参考图1，阻挡层114可以包括第一阻挡部分114a、第二阻挡部分114b以及横向布置在第一阻挡部分114a和第二阻挡部分114b之间的间隙114g。栅极端子110可以是凹入的(recessed)栅极。换言之，栅极端子110(连同其下方的栅极电介质层112)可以部分地延伸到阻挡层114的间隙114g中。具体地，栅极电介质层112可以对阻挡层114的间隙114g进行加衬(line)。因此，阻挡层114的第一阻挡部分114a可以横向布置在源极端子106和栅极端子110之间，并且阻挡层114的第二阻挡部分114b可以横向布置在漏极端子108和栅极端子110之间。如图1所示，第一阻挡部分114a的厚度基本均匀；而凹部114r可以布置在第二阻挡部分114b内。换言之，阻挡层114可以包括横向位于栅极端子110和漏极端子108之间的凹部114r。凹部114r可以部分地延伸穿过阻挡层114的厚度，使得阻挡层114的一部分可以设置在凹部114r下方(具体地，竖直地位于凹部114r和缓冲层104之间)。此外，凹部114r可以接触栅极电介质层112并且可以沿朝向漏极端子108的方向从栅极电介质层112横向延伸。凹部114r的长度l
step
可以介于大约50nm至大约600nm之间(例如在一些非限制性实施例中，从大约100nm至大约300nm之间)。凹部114r下方的阻挡层114的厚度t
barrier
可以介于大约3nm至大约30nm之间。凹部114r的深度d
recess
可以介于大约5nm至大约27nm之间。
31.晶体管器件100还可以包括布置在阻挡层114、源极端子106和漏极端子108之上的钝化层116。钝化层116可以是包括诸如氧化物材料或氮化物材料的电介质材料的电介质层。例如，钝化层116可以包括氧化铝(al2o3)、氮氧化铝(alon)、氧化硅(sio2)、氮化硅(sin
x
)或其组合。
32.参考图1，钝化层116可以包括第一钝化段116a、第二钝化段116b以及横向布置在第一钝化段116a和第二钝化段116b之间的间隙116g。第一钝化段116a可以布置在源极端子106和第一阻挡部分114a之上；而第二钝化段116b可以布置在漏极端子108和第二阻挡部分114b之上。如图1所示，钝化层116(具体地，第二钝化段116b)可以延伸到阻挡层114的凹部114r中。因此，可以在钝化层116内形成“台阶”，并且在一些非限制性实施例中，钝化层116因此可被称为“台阶状电介质层”。位于凹部114r之上的栅极电介质层112与凹部114r的底表面之间的钝化层116的厚度t
step
可以介于大约10nm至大约500nm之间。
33.第二钝化段116b可以包括位于阻挡层114的凹部114r之上的凹部116r，其中凹部116r可以与凹部114r竖直重叠。如图1所示，栅极端子110和栅极电介质层112可以延伸到钝化层116的间隙116g和凹部116r两者中。具体地，栅极电介质层112可以对凹部116r的一部分和间隙116g的一部分进行加衬。如图1所示，间隙114g、116g的面向漏极端子108的方向的侧面可以竖直对齐；而间隙114g、116g的面向源极端子106的方向的侧面可以彼此横向偏移。具体地，第一阻挡部分114a可以在朝向栅极端子110的方向上横向突出超过第一钝化段116a。然而，取决于制造工艺，间隙114g、116g可以替代地沿两侧竖直对齐。
34.如图1所示，栅极端子110可以至少部分地布置在钝化层116之上，其中栅极电介质
层112布置在栅极端子110和钝化层116之间。栅极端子110可以包括布置在钝化层116之上的第一部分110a和第二部分110b，其中第一部分110a可以与阻挡层114的第一阻挡部分114a竖直重叠，并且第二部分110b可以与阻挡层114的第二阻挡部分114b竖直重叠。具体地，栅极端子110的第二部分110b可以布置在阻挡层114的凹部114r之上(或者换言之，可以与其竖直重叠)。
35.图2a至图2d示出了根据各种非限制性实施例的示例出形成晶体管器件100的方法的简化截面图。为图示清楚，已从图2a至图2d中省略了一些参考标号。
36.参考图2a，该方法可以包括提供衬底102并在衬底102之上形成缓冲层104。该方法还可以包括在缓冲层104之上形成源极端子106和漏极端子108。
37.参考图2a至图2b，该方法还可以包括在缓冲层104之上形成阻挡层114以及在阻挡层114之上形成钝化层116。
38.如图2a所示，该方法可以包括在缓冲层104之上形成阻挡材料层202并且在阻挡材料层202内形成第一沟槽202t。第一沟槽202t可以部分地延伸穿过阻挡材料层202的厚度。可以使用本领域技术人员公知的任何方法形成第一沟槽202t。例如，可通过蚀刻阻挡材料202来形成第一沟槽202t。该方法还可以包括在阻挡材料层202之上并且进一步在源极和漏极端子106、108之上形成钝化材料层204。由于第一沟槽202t的存在，钝化材料层204可以包括第二沟槽204t，其中第二沟槽204t可以比第一沟槽202t窄。
39.如图2b所示，该方法还可以包括分别从阻挡材料层202和钝化材料层204形成阻挡层114和钝化层116。具体地，该方法可以包括分别去除阻挡材料层202的一部分和钝化材料层204的一部分以形成阻挡层114和钝化层116。具体地，可通过蚀刻或本领域技术人员公知的任何其他方法去除阻挡材料202的部分和钝化材料204的部分。
40.参考图2c，该方法还可以包括在钝化层116之上形成栅极电介质层112。可通过在钝化层116之上沉积电介质材料以对钝化层116、阻挡层114和缓冲层104的表面进行加衬来形成栅极电介质层112。
41.参考图2d，该方法还可以包括在缓冲层104之上形成栅极端子110。可以使用本领域技术人员公知的任何方法形成栅极端子110。例如，栅极端子110可通过在栅极电介质层112之上沉积导电材料来形成，使得导电材料可以填充阻挡层114的间隙114g、以及钝化层116的间隙116g和凹部116r。然后可以蚀刻导电材料以形成栅极端子110。
42.上述的方法顺序仅用于示例，除非另有特别说明，否则该方法不限于上述具体描述的顺序。
43.图3示出了根据替代的非限制性实施例的晶体管器件300。晶体管器件300可类似于晶体管器件100，因此，共同特征以相同的参考标号标示且无需进行讨论。
44.参考图3，类似于晶体管器件100，晶体管器件300也可包括阻挡层114，其具有横向位于栅极端子110和漏极端子108之间的凹部114r。然而，在晶体管器件300中，凹部114r可完全延伸穿过阻挡层114的厚度。“完全延伸”是指凹部114r下方的阻挡层114的厚度t
barrier
可以介于大约0nm至大约2nm之间(因为制造过程中可能存在误差)。在图3所示的非限制性实施例中，凹部114r可以一直延伸到缓冲层104，并且凹部114r下方的阻挡层114的厚度t
barrier
可以约为0nm(因此，该厚度t
barrier
在图3中未标示)。此外，晶体管器件300可以另外包括另一阻挡层302，其被布置为对凹部114r的底表面进行加衬。如图3所示，另一阻挡层302
也可以对凹部114r的侧表面以及源极端子106、阻挡层114和漏极端子108的顶表面进行加衬。另一阻挡层302可以是薄层。例如，另一阻挡层302的厚度t
fbarrier
可以介于大约0.5nm至大约4nm之间。另一阻挡层302可以包括阻挡材料，例如但不限于氮化铝(aln)、氮氧化铝(alon)或具有固定正电荷的任何其他材料。此外，与晶体管器件100不同，钝化层116的第二钝化段116b可以不包括任何凹部。相反，第二钝化段116b可包括平面表面116t(背离阻挡层114)，其中平面表面116t可与阻挡层114的凹部114r部分地竖直重叠。凹部114r之上的栅极电介质层112与凹部114r的底表面之间的钝化层116的厚度t
step
可以介于大约10nm至大约500nm之间。凹部114r的深度d
recess
可以介于大约5nm至大约30nm之间。凹部114r的长度l
recess
可以类似于器件100中的长度。
45.图4a至图4d示出了根据各种非限制性实施例的示例出晶体管器件300的制造方法的简化截面图。为图示清楚，已从图4a至图4d中省略了一些参考标号。
46.参考图4a，该方法可以包括提供衬底102并在衬底102之上形成缓冲层104。该方法还可以包括在缓冲层104之上形成源极端子106和漏极端子108。
47.参考图4a至图4b，该方法还可以包括以类似于上文参考图2a至图2d描述的方式在缓冲层104之上形成阻挡层114并在阻挡层114之上形成钝化层116。具体地，如图4a所示，可以在缓冲层104之上形成阻挡材料层202并且可以在阻挡材料层202内形成第一沟槽202t。但是与图2a不同，第一沟槽202t可以完全延伸穿过阻挡材料202的厚度，因此可以形成包括第一和第二阻挡部分114a、114b的阻挡层114。该方法还可以包括在阻挡层114、源极端子106和漏极端子108之上形成阻挡材料层402，以及在阻挡材料层402之上形成钝化材料层204。可以使用原子层沉积(ald)方法或本领域技术人员公知的任何其他方法形成阻挡材料层402。由于第一沟槽202t的存在，钝化材料层204可以包括比第一沟槽202t窄的第二沟槽204t。如图4b所示，该方法可以包括分别从阻挡材料层402和钝化材料层204形成另一阻挡层302和钝化层116。具体地，该方法可以包括分别去除钝化材料层204的一部分和阻挡材料层402的一部分以形成钝化层116和另一阻挡层302。
48.参考图4c和图4d，该方法可以包括以类似于参考图2c和图2d描述的方式在钝化层116之上形成栅极电介质层112以及在缓冲层104之上形成栅极端子110。
49.上述对方法的描述顺序仅用于示例，除非另有特别说明，否则该方法不限于上述具体描述的顺序。
50.图5和图6分别示出了根据替代的非限制性实施例的晶体管器件500和晶体管器件600。晶体管器件500与晶体管器件100相似，而晶体管器件600与晶体管器件300相似，因此，共同的特征以相同的参考标号标示且无需进行讨论。
51.如图5所示，与晶体管器件100相比，晶体管器件500还可以包括布置在钝化层116之上的金属层502。类似地，如图6所示，与晶体管器件300相比，晶体管器件600还可以包括布置在钝化层116之上的金属层602。具体地，在每个晶体管器件500、600中，金属层502、602可以布置为对栅极电介质层112进行加衬(换言之，金属层502、602可以布置在栅极电介质层112和栅极端子110之间)。每个金属层502、602与相应的栅极端子110一起形成双栅极金属层。对于每个金属层502、602，金属层502、602的至少一部分可与阻挡层114的凹部114r竖直重叠。与凹部114r竖直重叠的金属层502、602的一部分可以在钝化层116之上延伸并且在朝向漏极区108的方向上横向延伸超过凹部114r。器件500的金属层502可进一步延伸到钝
化层116的凹部116r、钝化层116的间隙116g、以及阻挡层114的间隙114g中。类似地，器件600的金属层602可以进一步延伸到钝化层116的间隙116g和阻挡层114的间隙114g中。每个金属层502、602可以具有低功函数。例如，每个金属层502、602可以具有介于大约4.2v至大约5.5v的功函数。除了形成金属层502、602的附加工艺之外，晶体管器件500、600可以类似于上述制造晶体管器件100、300的方式来制造。例如，金属层502、602可通过在栅极电介质层112之上沉积金属材料并蚀刻金属材料来形成。然后可通过在栅极电介质层112和金属层502、602之上沉积导电材料并蚀刻导电材料来形成栅极端子110。
52.图7示出了在操作中的晶体管器件100。晶体管器件100可以是以增强模式工作的常关型晶体管器件。具体地，如图7所示，由于阻挡材料层114和缓冲材料层104的自发和压电极化效应，可以在阻挡层114和缓冲层104之间的界面附近形成2deg通道702。然而，由于间隙114g内不存在阻挡材料，因此在栅极结构150下方的2deg通道702的一部分可能耗尽。在使用中，可以向栅极结构150施加正栅极电压，使得栅极-漏极偏压(bias)可以大于器件100的阈值电压v
th
。利用这个正栅极电压，可以在栅极结构150下方形成2deg通道702的一部分，并且电流可以流过2deg通道702，从而导通晶体管器件100。为了关断晶体管器件100，可以施加低于阈值电压的栅极电压。例如，该栅极电压可以是0v或负电压。
53.通过在晶体管器件100的阻挡层114中包括凹部114r，栅极端子110和阻挡层114之间的电介质材料(包括栅极电介质材料和钝化材料)的厚度可以更大。当晶体管器件100处于半导通状态时，这有助于减小栅极结构150的漏极侧栅极边缘150e处的电场。这进而有助于抑制晶体管器件100的栅极劣化和热载流子生成。因此，可以增强器件100的稳定性、增加器件100的阈值电压v
th
和栅极边缘150e的可靠性。此外，还可以增强动态导通电阻r
on
性能，因为在阻挡层114和缓冲层104中的阻挡材料和缓冲材料中捕获的热载流子减少。此外，因为可以抑制器件100的栅极劣化(由漏极侧栅极边缘150e处的高电场导致)，所以关断状态击穿电压(bv)可以增加。因此，可以改善晶体管器件100的整体可靠性。可以改变凹部114r的长度l
step
以调整栅极结构150的漏极侧栅极边缘150e处的电场和晶体管器件100的阈值电压v
th
。可以改变晶体管器件100中的凹部114r下方的阻挡层114的厚度t
barrier
以调整凹部114r下方的载流子/电子密度(并因此调整阈值电压v
th
以在凹部114r下方形成2deg通道的一部分)。
54.晶体管器件300、500、600可以以类似于上述晶体管器件100的操作来工作，除了以下：针对晶体管器件300和600，由于另一阻挡层302中存在固定正电荷(因为在阻挡层114中的凹部114r下方不存在阻挡材料)，因此可以形成在凹部114r下方的2deg通道702的一部分。该固定正电荷可以在另一阻挡层302和缓冲层104的界面附近引入电子载流子。可以改变在晶体管器件300/600中对凹部114r的底表面进行加衬的另一阻挡层302的厚度t
fbarrier
以调整凹部114r下方的载流子/电子密度(并因此调整阈值电压v
th
以形成在凹部114r下方的2deg通道的一部分)。如上所述，晶体管器件500、600中的每一者可以包括位于钝化层116之上的具有低功函数的金属层502、602。通过改变金属层502/602的功函数，可以改变晶体管器件500/600中的第二阻挡部分114b下方的载流子密度(并因此改变阈值电压v
th
以形成在第二阻挡部分114b下方的2deg通道702的一部分)。
55.图8a至图8f示出了技术计算机辅助设计(tcad)图像，这些图像示出了处于半导通状态的晶体管器件100和现有技术晶体管器件内的模拟电场分布，其中具有100v的漏极偏
压、变化的钝化层116的厚度t
step
和变化的凹部114r的长度l
step
。现有技术晶体管器件可以类似于晶体管器件100，但没有凹部114r(换言之，第二阻挡部分114b具有基本均匀的厚度)。在图8a至图8f中，每个像素的强度指示在现有技术器件或晶体管器件100中的与图像中的像素对应的点处的电场强度。具体地，像素强度越高，电场强度越大。为了图示清楚，图8a至图8e中省略了一些参考标号。
56.具体地，图8a至图8b分别示出了当厚度t
step
分别为80nm和40nm时晶体管器件100中漏极侧栅极边缘150e周围的电场分布802、804。图8c示出了现有技术器件中漏极侧栅极边缘150e周围的电场分布806。如图8a至图8c所示，与现有技术晶体管器件相比，通过包括凹部114r和延伸到凹部114r中的钝化层116，可以减小漏极侧栅极边缘150e处的电场。如图8a至图8c所示，当厚度t
step
为40nm时，漏极侧栅极边缘150e处的电场均匀性最高。
57.图8d至图8f分别示出了当凹部114r的长度l
step
分别为100nm、300nm和500nm时晶体管器件100中漏极侧栅极边缘150e周围的电场分布808、810、812。如图8d至图8f所示，在长度l
step
介于100nm至300nm之间的情况下，可以在漏极侧栅极边缘150e周围实现足够均匀的电场。
58.图9a至图9f示出了tcad图像，这些图像示出了现有技术晶体管器件(类似于上面参考图8c描述的晶体管器件)和处于半导通状态的晶体管器件100内的热载流子(或碰撞电离载流子)的模拟浓度，其中具有大约100v的漏极偏压、大约10ma/mm的源极电流、以及变化的钝化层116的厚度t
step
和变化的凹部114r的长度l
step
。在图9a至图9f中，每个像素的强度指示在现有技术器件或晶体管器件100中的与图像中的像素对应的点处的热载流子浓度。具体地，像素强度越高，热载流子浓度越大。为了图示清楚，图9a至图9f中省略了一些参考标号。
59.具体地，图9a至图9b分别示出了当厚度t
step
分别为80nm和40nm时晶体管器件100中漏极侧栅极边缘150e周围的热载流子浓度。图9c示出了现有技术器件中漏极侧栅极边缘150e周围的热载流子浓度。如图9a至图9c所示，与现有技术晶体管器件相比，通过包括凹部114r和延伸到凹部114r中的钝化层116，可以降低漏极侧栅极边缘150e处的热载流子浓度。
60.图9d至图9f分别示出了当凹部114r的长度l
step
分别为100nm、300nm和500nm时晶体管器件100中漏极侧栅极边缘150e周围的热载流子浓度。如图9d至图9f所示，当凹部114r的长度l
step
增加时，漏极侧栅极边缘150e周围的热载流子浓度会降低。
61.图10a和图10b分别示出当钝化层116的厚度t
step
为40nm时针对晶体管器件100的漏极电流-栅极电压(id-vg)曲线图1002、1004、1006(其中漏极电压vd＝1v)和漏极电流-漏极电压(id-vd)曲线图1008、1010、1012(其中栅极电压vg＝7v)。具体地，在图10a中，曲线图1002、1004、1006示出了当长度l
step
分别为100nm、300nm和500nm时的id-vg关系；而在图10b中，曲线图1008、1010、1012示出了当长度l
step
分别为100nm、300nm和500nm时的id-vd关系。如图10a和图10b所示，导通电阻r
on
随l
step
增加而增加。这可能是因为凹部114r下方的通道702的一部分比阻挡层114的非凹入部分下方的通道702的一部分导电性更低。因此，l
step
越大(换言之，凹部114r下方的通道702的一部分越长)，导通电阻r
on
越高。
62.图11a和图11b分别示出了当凹部114r的长度l
step
为100nm时针对现有技术器件(类似于上文参考图8c描述的器件)和晶体管器件100的漏极电流-栅极电压(id-vg)曲线图1102、1104、1106(其中漏极电压(vd)＝1v)和漏极电流-漏极电压(id-vd)曲线图1108、
1110、1112(其中栅极电压vg＝7v)。具体地，在图11a中，曲线图1102示出了现有技术晶体管器件的id-vg关系，曲线图1104、1106示出了当钝化层116的厚度t
step
分别为40nm和80nm时晶体管器件100的id-vg关系。类似地，在图11b中，曲线图1108示出了现有技术器件的id-vg关系，曲线图1110、1112示出了当厚度t
step
分别为40nm和80nm时晶体管器件100的id-vg关系。如图11a和图11b所示，曲线图1104、1106基本彼此重叠，并且曲线图1110、1112基本彼此重叠。换言之，在厚度t
step
为40nm时以及在厚度t
step
为80nm时，晶体管器件100的导通电阻r
on
大致相同。然而，如果厚度t
step
进一步增加，导通电阻r
on
可能增加，因为较大的t
step
可能导致较弱的栅极控制和在阻挡层114下方的通道702中具有较少的载流子。
63.本发明可以在不脱离本发明的精神或本质特征的情况下以其它特定形式来体现。因此，前述实施例在所有方面都被认为是说明性的，而不是限制本文中所描述的本发明。因此，本发明的范围由所附权利要求书而非前述描述指示，并且落入权利要求书的等同物的含义和范围内的所有改变旨在被包括在其中。

技术特征：
1.一种晶体管器件，包括：衬底；布置在所述衬底之上的缓冲层；布置在所述缓冲层之上的源极端子、漏极端子以及栅极端子；其中所述栅极端子横向布置在所述源极端子和所述漏极端子之间；布置在所述缓冲层之上的阻挡层；其中所述阻挡层包括横向位于所述栅极端子和所述漏极端子之间的凹部；以及布置在所述阻挡层之上的钝化层，其中所述栅极端子的一部分布置在所述钝化层之上；并且其中所述钝化层延伸到所述阻挡层的所述凹部中。2.根据权利要求1所述的晶体管器件，其中，所述栅极端子的所述一部分布置在所述阻挡层的所述凹部之上。3.根据权利要求1所述的晶体管器件，其中，所述凹部部分地延伸穿过所述阻挡层的厚度。4.根据权利要求1所述的晶体管器件，其中，所述凹部完全地延伸穿过所述阻挡层的厚度。5.根据权利要求4所述的晶体管器件，还包括另一阻挡层，其被布置为对所述凹部的底表面进行加衬。6.根据权利要求1所述的晶体管器件，还包括：布置在所述钝化层之上的金属层；其中所述金属层的至少一部分与所述阻挡层的所述凹部竖直重叠。7.根据权利要求1所述的晶体管器件，其中，所述阻挡层包括：第一阻挡部分；第二阻挡部分；以及横向布置在所述第一阻挡部分和所述第二阻挡部分之间的间隙；其中所述栅极端子部分地延伸到所述阻挡层的所述间隙中，使得所述第一阻挡部分横向布置在所述源极端子和所述栅极端子之间，以及所述第二阻挡部分横向布置在所述漏极端子和所述栅极端子之间。8.根据权利要求7所述的晶体管器件，其中，所述第一阻挡部分的厚度基本均匀，并且其中所述凹部布置在所述第二阻挡部分内。9.根据权利要求7所述的晶体管器件，还包括：至少部分地布置在所述栅极端子下方的栅极电介质层，其中所述栅极电介质层对所述阻挡层的所述间隙进行加衬。10.根据权利要求9所述的晶体管器件，其中，所述阻挡层的所述凹部沿朝向所述漏极端子的方向从所述栅极电介质层横向延伸。11.根据权利要求9所述的晶体管器件，还包括：布置在所述栅极电介质层和所述栅极端子之间的金属层。12.根据权利要求11所述的晶体管器件，其中，所述金属层的至少一部分与所述阻挡层的所述凹部竖直重叠。13.根据权利要求12所述的晶体管器件，其中，所述金属层进一步延伸到所述阻挡层的所述间隙中。14.根据权利要求7所述的晶体管器件，其中，所述钝化层包括布置在所述第一阻挡部
分之上的第一钝化段、布置在所述第二阻挡部分之上的第二钝化段、以及横向布置在所述第一钝化段和所述第二钝化段之间的间隙。15.根据权利要求14所述的晶体管器件，其中，所述第一阻挡部分在朝向所述栅极端子的方向上横向突出超过所述第一钝化段。16.根据权利要求14所述的晶体管器件，其中，所述第二钝化段包括与所述阻挡层的所述凹部竖直重叠的凹部。17.根据权利要求14所述的晶体管器件，其中，所述第二钝化段包括远离所述阻挡层并与所述阻挡层的所述凹部部分地竖直重叠的平面表面。18.根据权利要求1所述的晶体管器件，其中，所述晶体管器件是高电子迁移率晶体管器件。19.一种形成晶体管器件的方法，所述方法包括：提供衬底；在所述衬底之上形成缓冲层；在所述缓冲层之上形成源极端子、漏极端子和阻挡层，其中所述阻挡层包括凹部；在所述阻挡层之上形成钝化层，其中所述钝化层延伸到所述阻挡层的所述凹部中；以及在所述缓冲层之上形成栅极端子，其中所述栅极端子横向布置在所述源极端子和所述漏极端子之间，其中所述栅极端子的一部分布置在所述钝化层之上，并且其中所述阻挡层的所述凹部横向布置在所述栅极端子和所述漏极端子之间。20.根据权利要求19所述的方法，其中，在所述缓冲层之上形成所述阻挡层以及在所述阻挡层之上形成所述钝化层包括：在所述缓冲层之上形成阻挡材料层；在所述阻挡材料层内形成第一沟槽；在所述阻挡材料层之上形成钝化材料层，其中所述钝化材料层包括比所述第一沟槽窄的第二沟槽；以及分别从所述阻挡材料层和所述钝化材料层形成所述阻挡层和所述钝化层。

技术总结
本公开涉及一种晶体管器件和形成晶体管器件的方法。可以提供一种晶体管器件，其包括：衬底；布置在衬底之上的缓冲层；布置在缓冲层之上的源极端子、漏极端子和栅极端子；布置在缓冲层之上的阻挡层；以及布置在阻挡层之上的钝化层。栅极端子可以横向布置在源极端子和漏极端子之间，阻挡层可以包括横向位于栅极端子和漏极端子之间的凹部，栅极端子的一部分可以布置在钝化层之上，以及钝化层可以延伸到阻挡层的凹部中。层的凹部中。层的凹部中。


技术研发人员：J
受保护的技术使用者：格芯新加坡私人有限公司
技术研发日：2021.09.30
技术公布日：2022/5/25