半导体封装结构和其制造方法与流程

1.本公开大体上涉及半导体封装结构和用于制造半导体封装结构的方法。


背景技术：

2.随着封装技术的技术进步越来越快，封装大小减小，并且开发出各种结构。举例来说，mems封装具有高强度、高性能和低成本等优点；因此，mems封装的开发在封装技术中变得越来越重要。
3.开放腔封装(例如，ocqfn和ocdfn)广泛用于ic封装和ic组装。然而，一些部分嵌入式(partially embedded)的裸片可能对在模制操作期间产生和/或由模制原料本身引起的应力敏感。另一方面，即使对于不将模制原料直接施加于半导体裸片的类型的开放腔封装来说，前述封装结构因其受限的连接引线计数(lead counts)设计而可能难以实施在高i/o计数(i/o counts)的半导体芯片。


技术实现要素：

4.在一或多个实施例中，一种半导体封装结构包含载体、第一包封体和中介层。所述第一包封体处于所述载体上并且界定腔。所述中介层安置于所述第一包封体与所述腔之间。所述第一包封体覆盖所述中介层的一部分。
5.在一或多个实施例中，一种半导体封装结构包含中介层、第一导电元件、第二导电元件和第一包封体。所述第一导电元件和所述第二导电元件安置于所述中介层上。所述第一包封体覆盖所述第二导电元件并且暴露所述第一导电元件。
6.在一或多个实施例中，一种用于制造半导体封装结构的方法包含以下操作：提供载体；将中介层安置于所述载体上；和形成覆盖所述中介层的一部分的第一包封体。
附图说明
7.当结合附图阅读时，从以下详细描述最好地理解本公开的各方面。应注意，各种特征可能未按比例绘制，且各种特征的尺寸可出于论述的清楚起见而任意增大或减小。
8.图1说明根据本公开的一些实施例的半导体封装结构的透视图；
9.图2说明根据本公开的一些实施例的半导体封装结构的俯视图；
10.图3说明根据本公开的一些实施例的半导体封装结构的横截面图；
11.图3a说明根据本公开的一些实施例的半导体封装结构的一部分的经放大横截面图；
12.图3b说明根据本公开的一些实施例的半导体封装结构的一部分的经放大横截面图；
13.图3c说明根据本公开的一些实施例的半导体封装结构的一部分的经放大横截面图；
14.图4a说明根据本公开的一些实施例的半导体封装结构的俯视图；
bond)”)。
25.导电元件420(还被称作“外部导电元件”)安置于中介层200上。在一些实施例中，导电元件420连接到中介层200的区220。在一些实施例中，导电元件420连接中介层200和载体100的部分120。在一些实施例中，导电元件420电连接载体100和中介层200。在一些实施例中，包封体300覆盖导电元件420。在一些实施例中，包封体300覆盖导电元件420并且暴露导电元件410。在一些实施例中，半导体封装结构10包含分别连接到载体100的部分120的多个导电元件420在一些实施例中，包封体300覆盖导电元件420和载体100的部分120。在一些实施例中，导电元件420可以是或包含导电线(还被称作“接合线”)。
26.在一些实施例中，半导体装置500通过导电元件410和导电元件420电连接到载体100(还被称作“引线框架”)。在一些实施例中，半导体装置500通过导电元件410和导电元件420电连接到载体100的部分120(还被称作“引线”)。在一些实施例中，半导体装置500通过导电元件410、中介层200和导电元件420电连接到载体100的部分120。
27.在一些比较性实施例中，半导体装置部分地嵌入于开放腔(open cavity)封装中，其中模制原料直接接触半导体装置的周边并且暴露半导体装置的中心。举例来说，半导体装置首先线接合(wire bond)到衬底(例如，引线框架)并且接下来是包封操作(encapsulation operation)。此开放腔封装配置无法实施于对应力(例如，应力传感器)敏感的半导体装置上，不管是在模制操作的进程期间施加应力还是在形成模制原料之后施加应力。
28.在一些比较性实施例中，半导体装置集成在开放腔封装中，其中模制原料暴露半导体装置。举例来说，首先执行包封操作以包封焊盘的周边和所有引线中的一些引线，接下来将半导体装置接合到焊盘。半导体装置的第一类型的i/o线接合到焊盘(例如，所有第一类型的i/o连接到焊盘上的共同接地(common ground))，其中通过连接到引线的单独导电图案从焊盘进一步提取(pick up)导电信号。半导体装置的第二类型的i/o从半导体装置线接合到不被模制原料包封的引线。因此，当半导体装置的i/o计数为高时，不被包封的引线对于第二类型的i/o来说是不够的。
29.本公开提供可通过开放腔封装配置集成应力敏感性半导体装置的半导体封装结构，并且同时提供足够连接端(connection terminals)以适应半导体装置的高i/o计数。
30.根据本公开的一些实施例，中介层200可充当将半导体装置500连接到部分120(例如，引线框架的引线)的接合线(例如，导电元件410和420)的过渡集线器(transition hub)；例如中介层200可提供个别地将半导体装置500的多个i/o端子连接到多个部分120(例如，引线框架的引线)的多个导电衬垫/层(例如，金属路线)。因此，通过中介层200的设计，半导体装置500的i/o计数可增加，且半导体封装结构10的i/o布局的灵活性也可增加。
31.另外，根据本公开的一些实施例，半导体装置500和中介层200的一部分从包封体300的腔310暴露，使得半导体装置500免于受到从包封体300施加的应力或压力，且因此，可改进半导体封装结构10的半导体装置500的稳定性和可靠性。
32.图2说明根据本公开的一些实施例的半导体封装结构10'的俯视图。在一些实施例中，图2说明图1中示出的结构的俯视图。
33.在一些实施例中，半导体封装结构10'另外包含包封体600。在一些实施例中，包封体600覆盖导电元件410和半导体装置500。在一些实施例中，包封体600直接接触包封体
300。在一些实施例中，包封体600可以是或包含保护性凝胶层。在一些实施例中，包封体600可包含基本上不含填料的环氧树脂、模制原料(例如，环氧模制原料或其它模制原料)、聚酰亚胺、酚类化合物或材料，或其组合。在一些实施例中，从装置上的包封体600下方施加的应力或压力低于来自包封体300的应力或压力。在一些实施例中，填料的大小和/或包封体300和包封体600的材料的含量经专门设计以便产生前述结果。在一些实施例中，包封体600的密度低于包封体300的密度。在一些实施例中，包封体600的密度是从约0.9g/cm3到约1.2g/cm3。根据本公开的一些实施例，从包封体600施加的应力或压力不损坏半导体装置500和导电元件410，且因此，半导体装置500和导电元件410可受包封体600保护且不会减小半导体封装结构10'的半导体装置500的稳定性和可靠性。
34.在一些实施例中，载体100的部分120与中介层200间隔开。在一些实施例中，载体100的部分120环绕中介层200。在一些实施例中，半导体装置500与中介层200间隔开。在一些实施例中，从俯视视角，载体100的部分110的处于半导体装置500和中介层200之间的区从腔310暴露。在一些实施例中，从俯视视角，载体100的部分110的处于导电元件410正下方的区从腔310暴露。
35.图3说明根据本公开的一些实施例的半导体封装结构20的横截面图。半导体封装结构20类似于图1中的半导体封装结构10，不同之处在于，举例来说，半导体封装结构20的中介层200包含挡板203，且半导体封装结构20另外包含绝缘层710。在一些实施例中，图3可说明沿着图2中的横截面线i-i'的横截面图。
36.在一些实施例中，中介层200可包含基底层201、导电层202和挡板203。在一些实施例中，导电层202靠近基底层201的表面2011(还被称作“上表面”)。在一些实施例中，导电元件410和导电元件420连接到中介层200的导电层202。在一些实施例中，导电元件410通过中介层200的导电层202电连接到导电元件420。在一些实施例中，导电层202可包含各自电连接导电元件410中的一个和导电元件420中的一个的多个导电子层。根据本公开的一些实施例，导电层202的图案和/或布置可根据半导体封装结构20的实际i/o计数和i/o布局设计而变化，且因此可根据需要设计半导体封装结构20的i/o布局和i/o计数而无显著约束。
37.在一些实施例中，挡板203安置于基底层201上。在一些实施例中，挡板203从基底层201的表面2011(还被称作“上表面”)突出。在一些实施例中，挡板203安置于区210与区220之间。在一些实施例中，挡板203处在区210和区220之间的交接部(interface)处。在一些实施例中，也参考图2，挡板203沿着区210和区220之间的交接部延伸且进而环绕中介层200的区210。在一些实施例中，从俯视视角，挡板203具有大体连续环形结构。根据本公开的一些实施例，挡板203可在制造工艺中有效地止挡用于形成包封体300的模制原料溢向半导体装置500，使得模制原料的残留物或污染物不会形成于半导体装置500上，且因此可增加用于形成半导体封装结构20的工艺的可靠性。
38.绝缘层710(还被称作“隔离层”或“分隔层”)安置于半导体装置500与载体100的部分110(还被称作“裸片焊盘”)之间。在一些实施例中，绝缘层710在半导体装置500和载体100的部分110之间提供电隔离。在一些实施例中，绝缘层710包含(例如)一或多种有机材料(例如，模制原料、双马来酰亚胺三嗪(bt)、聚酰亚胺(pi)、聚苯并恶唑(pbo)、阻焊剂、味之素堆积膜(abf)、聚丙烯(pp)、环氧基材料、或其两个或多个的组合)、无机材料(例如，硅、玻璃、陶瓷、石英、或其两个或多个的组合)、液体膜材料或干式膜材料，或其两个或多个的组
合。在一些实施例中，绝缘层710可以是或包含隔离条带。在一些实施例中，绝缘层710具有可在半导体装置500和载体100的部分110之间提供足够电隔离的相对高电阻。
39.在一些实施例中，半导体装置500通过粘合层510附接到载体100的部分110。在一些实施例中，半导体装置500通过粘合层510附接到处于载体100的部分110上的绝缘层710。在一些实施例中，粘合层510可以是或包含裸片附接膜(daf)或环氧基粘合层。在一些实施例中，中介层200通过粘合层520附接到载体100的部分110。在一些实施例中，中介层200通过粘合层520附接到处于载体100的部分110上的绝缘层710。在一些实施例中，粘合层520可以是或包含不导电环氧树脂。
40.图3a说明根据本公开的一些实施例的半导体封装结构20的一部分的经放大横截面图。在一些实施例中，图3a说明图3中的虚线框a中示出的结构的横截面图。
41.在一些实施例中，挡板203安置于基底层201上并且与中介层200的区220相邻。在一些实施例中，挡板203安置于导电层202上并且处于导电元件410和导电元件420之间。在一些实施例中，包封体300直接接触中介层200的挡板203。在一些实施例中，包封体600直接接触中介层200的挡板203。在一些实施例中，挡板203的至少一部分暴露于腔310。在一些实施例中，挡板230是导电元件410和导电元件420之间的焊料掩模图案。
42.在一些实施例中，中介层200另外包含导电层202上的导电衬垫204和205、基底层201的表面2011(还被称作“上表面”)上的焊料掩模207，以及基底层201的背对挡板203的表面2012(还被称作“底面”)上的焊料掩模207'。在一些实施例中，挡板203的厚度t1与焊料掩模207的厚度t2大体相同。在一些实施例中，导电层202的厚度t3小于挡板203的厚度t1。在一些实施例中，挡板203的厚度t1大于约10μm。在一些实施例中，挡板203的厚度t1大于约20μm。在一些实施例中，导电层202的厚度t3小于约20μm。
43.在一些实施例中，导电元件410通过导电衬垫204电连接到导电层202。在一些实施例中，在一些实施例中，导电元件420通过导电衬垫205电连接到导电层202。在一些实施例中，在一些实施例中，挡板203的上表面2031与焊料掩模207的上表面2071大体上共面。
44.图3b说明根据本公开的一些实施例的半导体封装结构20的一部分的经放大横截面图。在一些实施例中，图3b说明图3中的虚线框a中示出的结构的横截面图。图3b中示出的结构类似于图3a中示出的结构，不同之处在于举例来说，中介层200具有不同结构。
45.在一些实施例中，挡板203的上表面2031处于比焊料掩模207的上表面2071的高程更高的高程处。在一些实施例中，挡板203的厚度t1大于焊料掩模207的厚度t2。根据本公开的一些实施例，通过挡板203比焊料掩模207高的设计，挡板203可在制造工艺中有效地止挡用于形成包封体300的模制原料溢向半导体装置500，使得模制原料的残留物或污染物不会形成于半导体装置500上，且因此可增加用于形成半导体封装结构20的工艺的可靠性。
46.图3c说明根据本公开的一些实施例的半导体封装结构20的一部分的经放大横截面图。在一些实施例中，图3c说明图3中的虚线框a中示出的结构的横截面图。图3c中示出的结构类似于图3b中示出的结构，不同之处在于举例来说，中介层200具有不同结构。
47.在一些实施例中，中介层200另外包含处于基底层201的背对挡板203的表面2012(还被称作“底面”)上的导电衬垫206。在一些实施例中，导电衬垫204包含子层204a和204b，导电衬垫205包含子层205a和205b，且导电衬垫206包含子层206a和206b。在一些实施例中，子层204a、205a和206a可以是或包含金层，且子层204b、205b和206b可以是或包含镍层。
48.在一些实施例中，中介层200另外包含处于基底层201的表面2011和表面2012(例如，上表面和底面)上的金属箔层208。在一些实施例中，导电层202形成于金属箔层208和基底层201的表面2013(还被称作“侧面”)上。在一些实施例中，中介层200另外包含被导电层202环绕并且穿透基底层201的穿通孔209。在一些实施例中，基底层201和穿通孔209可以是或包含具有填料的环氧树脂。在一些实施例中，导电层202可以是或包含铜层。在一些实施例中，金属箔层208可以是或包含铜箔。
49.图4a说明根据本公开的一些实施例的半导体封装结构30的俯视图。半导体封装结构30类似于图2中的半导体封装结构10'，不同之处在于，举例来说，半导体封装结构30的载体100具有不同结构。
50.在一些实施例中，载体100的部分110包含片段110b、片段110b'，以及处于片段110b和片段110b'之间的片段110a。在一些实施例中，片段110a的宽度w1小于片段110b的宽度w2和片段110b'的宽度w3，以便形成载体100的i形部分110。在一些实施例中，半导体装置500可充当霍尔感测器(hall sensor)，其用以检测围绕半导体装置500的由通过半导体装置500下的载体100的部分110的片段110b、110a和110b'的电流产生的磁场密度。在一些实施例中，绝缘层710可以是或包含隔离条带。在一些实施例中，绝缘层710具有可在半导体装置500和载体100的部分110之间提供足够电隔离的相对高电阻。
51.在一些实施例中，导电元件420的长度l2大于导电元件410的长度l1。在一些实施例中，导电元件420沿着方向dr1的长度l2大于导电元件410沿着方向dr1的长度l1。根据本公开的一些实施例，导电元件420具有相对较长的长度有利于减小来自穿过载体100的部分110的电流产生的磁场的干扰。另外，根据本公开的一些实施例，中介层200的布置可充当用于连接导电元件410和导电元件420的过渡集线器，且因此中介层200允许导电元件420具有相对较长的长度以有利于减小前述来自磁场的干扰。因此，在一些实施例中，半导体装置500可充当具有减小的信号干扰和改进的电气性能的霍尔感测器。
52.图4b说明根据本公开的一些实施例的半导体封装结构的横截面图。在一些实施例中，图4b可说明沿着图4a中的横截面线ii-ii'的横截面图。
53.在一些实施例中，导电元件410的长度l1界定为导电元件410沿着方向dr1的两端之间的距离。在一些实施例中，导电元件420的长度l2界定为导电元件420沿着方向dr1的两端之间的距离。
54.在一些实施例中，中介层200的表面(还被称作“上表面”)处于比半导体装置500的表面501(还被称作“上表面”)的高程更高的高程处。在一些实施例中，中介层200的基底层201的表面2011处于比半导体装置500的表面501的高程更高的高程处。在一些实施例中，中介层200的挡板203的表面2031处于比半导体装置500的表面501的高程更高的高程处。根据本公开的一些实施例，当将中介层200实施于部分110的较高处时，半导体装置500和部分120之间的导电线(例如，导电元件420)可获得跨过延长的距离(extended distance)的足够的打线高度(loop height)。半导体装置500的至少一侧与部分120(例如，引线)之间的延长的距离是霍尔感测器应用中的常见设计，其中在半导体装置500下的部分110(例如，“i”形裸片焊盘)中产生的磁场安置在远离引线处以便减小电磁干扰。
55.图5说明根据本公开的一些实施例的半导体封装结构40的横截面图。半导体封装结构40类似于图1中的半导体封装结构10，不同之处在于，举例来说，半导体封装结构40包
含盖罩层700(还被称作“封盖层”)。
56.在一些实施例中，盖罩层(cover)700附接到包封体300以便包封腔310。在一些实施例中，在一些实施例中，盖罩层700通过粘合层800附接到包封体300。在一些实施例中，半导体封装结构40不含包封体600。在一些实施例中，腔310填充有空气，从而产生空气型半导体封装结构40。盖罩层700可用以保护腔310内的半导体装置500和导电元件410。
57.图6a、图6b、图6c和图6d说明根据本公开的一些实施例的制造半导体封装结构的方法中的各种操作。
58.参考图6a，提供载体100。在一些实施例中，载体100包含部分110和与部分110间隔开的部分120。在一些实施例中，绝缘层710可形成于载体100的部分110上。在一些其它实施例中绝缘层710不形成于载体100的部分110上(图6a中未示出)。
59.参考图6b，中介层200安置于载体100上，且一或多个导电元件420形成于中介层200上。在一些实施例中，导电元件420通过线接合技术形成以便接合中介层200和载体100的部分120。在一些实施例中，中介层200通过粘合层520连接到载体100的部分110。在一些实施例中，中介层200通过粘合层520附接到绝缘层710。在一些其它实施例中，粘合层520直接接触中介层200和载体100的部分110(图6b中未示出)。在一些实施例中，中介层200包含基底层201、靠近基底层201的表面2011(还被称作“上表面”)形成的导电层202，以及基底层201上方的挡板203。
60.参考图6c，包封体300形成为覆盖中介层200的一部分。在一些实施例中，导电元件420形成于中介层200的区220上，且包封体300形成为覆盖中介层200的区210。在一些实施例中，包封体300形成为覆盖导电元件420。在一些实施例中，在中介层200的将被包封体300覆盖的区220上形成导电元件420是在形成包封体300之前。
61.在一些实施例中，包封体300可通过以下操作形成：将开放腔模具从上方抵接到中介层200的部分(即，区220)，保留封装的开放腔空间。随后，施加模制原料以包封导电元件420和中介层200的从模具暴露的部分(即，区210)，并且固化模制原料以形成包封体300。在一些实施例中，当施加模制原料时，模具邻靠中介层200的挡板203。根据本公开的一些实施例，挡板203可从中介层200的上表面突出，使得可防止模制原料溢向其中应形成半导体装置500和导电元件410的区域，且因此可减小模制原料在非期望区域上的残余物或污染物。
62.参考图6d，半导体装置500安置于载体100上，或通过包封体300形成的开放腔空间中。导电元件410形成于中介层200的从包封体300暴露的区210上。在一些实施例中，导电元件410连接半导体装置500和中介层200的区210。在一些实施例中，半导体装置500在形成导电元件410之前安置于载体100上。在一些实施例中，半导体装置500在形成包封体300之后安置于载体100上。在一些实施例中，导电元件410在形成包封体300之后形成于中介层200的从包封体300暴露的区210上。根据本公开的一些实施例，职安置半导体装置500和形成导电元件410之前形成包封体300，使得可防止用于形成包封体300的模制原料溢向半导体装置500并形成导电元件410，使得模制原料的残留物或污染物不形成于半导体装置500上，且因此可增加用于形成半导体封装结构的工艺的可靠性，
63.在一些实施例中，参考图3，在形成导电元件410之后，包封体600形成为覆盖导电元件410和半导体装置500。因而，形成图3中示出的半导体封装结构20。
64.在一些实施例中，参考图5，在形成导电元件410之后，盖罩层700(还被称作“封盖
层”)形成为覆盖包封体300、中介层200、导电元件410和半导体装置500。因而，形成图5中示出的半导体封装结构40。
65.如本文中所使用，术语“大约”、“大体”、“大致”以及“约”用以描述和考量小的变化。当与事件或情形结合使用时，所述术语可以指其中事件或情形明确发生的情况以及其中事件或情形极接近于发生的情况。举例来说，当结合数值使用时，术语可指小于或等于所述数值的
±
10％的变化范围，例如小于或等于
±
5％、小于或等于
±
4％、小于或等于
±
3％、小于或等于
±
2％、小于或等于
±
1％、小于或等于
±
0.5％、小于或等于
±
0.1％，或小于或等于
±
0.05％。举例来说，如果两个数值之间的差小于或等于所述值的平均值的
±
10％(例如，小于或等于
±
5％、小于或等于
±
4％、小于或等于
±
3％、小于或等于
±
2％、小于或等于
±
1％、小于或等于
±
0.5％、小于或等于
±
0.1％或小于或等于
±
0.05％)，那么可认为所述两个数值“基本上”或“约”相同。举例来说，“基本上”平行可能是指相对于0
°
的小于或等于
±
10
°
的角度变化范围，例如小于或等于
±5°
、小于或等于
±4°
、小于或等于
±3°
、小于或等于
±2°
、小于或等于
±1°
、小于或等于
±
0.5
°
、小于或等于
±
0.1
°
、或小于或等于
±
0.05
°
。举例来说，“大体上”垂直可能是指相对于90
°
的小于或等于
±
10
°
的角度变化范围，例如小于或等于
±5°
、小于或等于
±4°
、小于或等于
±3°
、小于或等于
±2°
、小于或等于
±1°
、小于或等于
±
0.5
°
、小于或等于
±
0.1
°
，或者小于或等于
±
0.05
°
。
66.如果两个表面之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，那么可认为所述两个表面是共面或大体上共面。
67.如本文中所使用，术语“导电(conductive)”、“导电性(electrically conductive)”和“导电率”指代输送电流的能力。导电材料通常指示展示对于电流流动的极少或零对抗的那些材料。导电性的一个量度是西门子/米(s/m)。通常，导电材料是导电率大于约104s/m(例如至少105s/m或至少106s/m)的一种材料。材料的导电率有时可随温度而改变。除非另外规定，否则在室温下测量材料的导电性。
68.如本文所用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含复数指示物。在一些实施例的描述中，提供于另一组件“上”或“上方”的组件可涵盖前一组件直接在后一组件上(例如，与后一组件物理接触)的情况，以及一或多个中间组件位于前一组件与后一组件之间的情况。
69.尽管已参考本公开的特定实施例描述并说明本公开，但这些描述和说明并不限制本公开。所属领域的技术人员可清晰地理解，在不脱离如由所附权利要求书限定的本公开的真实精神和范围的情况下，可进行各种改变，且可在实施例内取代等效组件。图示可能未必按比例绘制。归因于制造工艺的变化，本公开中的工艺再现与实际设备之间可能存在区别。可存在未特定说明的本公开的其它实施例。应将所述说明书和图式视为说明性的，而非限制性的。可做出修改，以使特定情况、材料、物质组成、方法或工艺适应于本公开的目标、精神以及范围。所有这种修改都既定在所附权利要求书的范围内。虽然已参看按特定次序执行的特定操作描述本文中所公开的方法，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组不是对本公开的限制。

技术特征：
1.一种半导体封装结构，其包括：载体；第一包封体，其处于所述载体上并且界定腔；和中介层，其安置于所述第一包封体与所述腔之间；其中所述第一包封体覆盖所述中介层的一部分。2.根据权利要求1所述的半导体封装结构，其中所述载体包括第一部分和从横截面视角与所述第一部分间隔开的第二部分。3.根据权利要求2所述的半导体封装结构，其另外包括连接所述中介层和所述载体的所述第二部分的外部导电元件，其中所述第一包封体覆盖所述外部导电元件。4.根据权利要求2所述的半导体封装结构，其另外包括：半导体装置，其安置于所述载体的所述第一部分上并且从所述第一包封体暴露；和绝缘层，其安置于所述半导体装置与所述载体的所述第一部分之间。5.根据权利要求4所述的半导体封装结构，其另外包括：内部导电元件，其连接所述中介层和所述半导体装置；和第二包封体，其覆盖所述内部导电元件。6.根据权利要求1所述的半导体封装结构，其中所述第一包封体覆盖所述中介层的第一区并且暴露所述中介层的第二区，且所述半导体封装结构另外包括覆盖所述中介层的所述第二区的第二包封体。7.一种半导体封装结构，其包括：中介层；第一导电元件和第二导电元件，其安置于所述中介层上；和第一包封体，其覆盖所述第二导电元件并且暴露所述第一导电元件。8.根据权利要求7所述的半导体封装结构，其另外包括覆盖所述第一导电元件的第二包封体。9.根据权利要求7所述的半导体封装结构，其另外包括被所述中介层环绕的半导体装置，其中所述第一导电元件电连接所述半导体装置和所述中介层。10.根据权利要求9所述的半导体封装结构，其中所述半导体装置通过所述第一导电元件和所述第二导电元件电连接到载体。11.根据权利要求10所述的半导体封装结构，其中所述第二导电元件电连接所述载体和所述中介层。12.根据权利要求7所述的半导体封装结构，其中所述中介层包括：基底层；导电层，其靠近所述基底层的表面；和挡板，其安置于所述导电层上并且处于所述第一导电元件和所述第二导电元件之间。13.根据权利要求12所述的半导体封装结构，其中所述第一包封体界定腔，且所述挡板的至少一部分暴露于所述腔。14.根据权利要求7所述的半导体封装结构，其中所述中介层安置于载体上，且所述载体包括第一部分和与所述第一部分间隔开的多个第二部分。15.根据权利要求14所述的半导体封装结构，其另外包括分别连接到所述载体的所述
多个第二部分的多个所述第二导电元件，其中所述第一包封体覆盖所述第二导电元件和所述载体的所述多个第二部分。16.根据权利要求14所述的半导体封装结构，其另外包括安置于所述载体的所述第一部分上并且从所述第一包封体暴露的半导体装置。17.根据权利要求16所述的半导体封装结构，其另外包括连接到所述中介层和所述半导体装置的多个所述第一导电元件，其中所述半导体装置通过所述第一导电元件和所述第二导电元件电连接到所述载体的所述多个第二部分。18.一种用于制造半导体封装结构的方法，其包括：提供载体；将中介层安置于所述载体上；在所述中介层的第一区上形成第一导电元件；形成覆盖所述中介层的所述第一区并且暴露所述中介层的第二区的第一包封体；将半导体装置安置于所述载体上，其中所述第二导电元件连接所述半导体装置和所述中介层的所述第二区；和在所述中介层的从所述第一包封体暴露的所述第二区上形成第二导电元件。19.根据权利要求18所述的方法，其另外包括：在形成所述第二导电元件之后，形成第二包封体以覆盖所述第二导电元件和所述半导体装置。20.根据权利要求18所述的方法，其另外包括：在形成所述第二导电元件之后，形成覆盖所述第一包封体、所述中介层和所述半导体装置的封盖层。

技术总结
本发明提供一种半导体封装结构和一种用于制造半导体封装结构的方法。所述半导体封装结构包含载体、第一包封体和中介层。所述第一包封体处于所述载体上并且界定腔。所述中介层安置于所述第一包封体与所述腔之间。所述第一包封体覆盖所述中介层的一部分。包封体覆盖所述中介层的一部分。包封体覆盖所述中介层的一部分。


技术研发人员：黄煜哲 蔡长晋
受保护的技术使用者：日月光半导体制造股份有限公司
技术研发日：2021.08.23
技术公布日：2022/5/25