一种改善动态特性的屏蔽栅的MOSFET结构的制作方法

一种改善动态特性的屏蔽栅的mosfet结构
技术领域
1.本实用新型涉及功率半导体器件技术领域，具体地说是一种改善动态特性的屏蔽栅的mosfet结构。


背景技术：

2.金属-氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，mosfet)是一种可广泛使用的场效晶体管，且器件的特性不断接近硅材料的一维极限(表述了器件漂移区特征导通电阻和关断时击穿电压的理论关系)。
3.目前，功率mosfet主要研究目的为降低功耗，且半导体器件功耗包括导通损耗和开关损耗。随着器件的不断改进创新，本领域又提出屏蔽栅型沟槽器件结构(split-gate trench，mosfet)，如图1所示，在中低压范围内，可打破硅材料的一维极限，拥有较低的导通电阻，进而可实现较低的导通损耗，器件特性得到大幅提升。
4.但目前的屏蔽栅型mosfet器件仍然存在很多不足：
5.1、沟槽内的栅极和源极的交叠面积很大，即cgs较大，根据输入电容ciss公式：ciss＝cgs cgd，cgs较大，导致输入电容ciss偏大，开关损耗高，尤其在高频工作条件下更为显著；
6.2、现有工艺制作方法中沟槽内的栅极和源极间的隔离氧化层很薄，略大于栅氧化层的厚度，使得栅极和源极间的耦合电容较大，导致输入电容ciss偏大，开关损耗高，同时这种很薄的隔离氧化层的工艺不容易控制，且容易导致igss漏电过大的问题，严重影响器件性能。


技术实现要素：

7.本实用新型的目的是克服现有技术中存在的不足，提供一种改善动态特性的屏蔽栅的mosfet结构，在栅极和源极间设置浮空多晶硅，通过浮空多晶硅能屏蔽栅极与源极之间的寄生电容cgs，降低输入电容ciss，进而降低开关损耗，同时改善igss漏电过大的问题。
8.为实现以上技术目的，本实用新型的技术方案是：一种改善动态特性的屏蔽栅的mosfet结构，包括位于器件的中心区的元胞区，所述元胞区包括半导体基板，所述半导体基板包括第一导电类型外延层，在所述第一导电类型外延层内设置有若干均匀排布的沟槽，在所述沟槽内设有上下两部分，上部分包括栅极多晶硅以及位于所述栅极多晶硅侧壁的栅氧化层，下部分包括屏蔽栅多晶硅及包裹所述屏蔽栅多晶硅的厚氧化层，所述沟槽上依次覆盖有绝缘介质层、源极金属，其特征在于：在所述栅极多晶硅和屏蔽栅多晶硅间设有第一浮空多晶硅，所述第一浮空多晶硅通过氧化层分别与栅极多晶硅、屏蔽栅多晶硅间隔离，和/或在所述栅极多晶硅和源极金属间设有第二浮空多晶硅，所述第二浮空多晶硅通过氧化层与栅极多晶硅隔离，通过绝缘介质层与源极金属隔离，所述源极金属与所述屏蔽栅多晶硅欧姆接触。
9.进一步地，所述沟槽在所述第一导电类型外延层内沿着其上表面向下表面方向延
伸，在所述相邻沟槽之间设有第二导电类型体区，且第二导电类型体区设于第一导电类型外延层内，在所述第二导电类型体区内设有第一导电类型源区，所述第一导电类型源区设置在第二导电类型体区的两侧；所述源极金属穿过绝缘介质层分别与第二导电类型体区、第一导电类型源区欧姆接触。
10.进一步地，所述半导体基板还包括第一导电类型衬底，所述第一导电类型衬底位于所述第一导电类型外延层的下表面，且临接，在所述第一导电类型衬底的下表面设有漏极金属，所述漏极金属与所述第一导电类型衬底欧姆接触。
11.进一步地，还包括位于器件四周的终端区，所述终端区包围在所述元胞区的周围，在所述终端区，所述屏蔽栅多晶硅引出端与所述源极金属欧姆接触，所述沟槽内的栅极多晶硅引出端与栅极金属欧姆接触，所述栅极金属设置在绝缘介质层上。
12.进一步地，对于n型屏蔽栅的mosfet结构，所述第一导电类型为n型导电，所述第二导电类型为p型导电；对于p型屏蔽栅的mosfet结构，所述第一导电类型为p型导电，所述第二导电类型为n型导电。
13.从以上描述可以看出，本实用新型的有益效果在于：
14.本实用新型通过在栅极和源极间设置浮空导电多晶硅，具体为：在栅极多晶硅和源极多晶硅间设有氧化层、浮空多晶硅、氧化层，在栅极多晶硅和源极金属间设有氧化层、浮空多晶硅、绝缘介质层，且栅极金属与栅极多晶硅欧姆接触用于引出栅极端，源极金属与源极多晶硅欧姆接触用于引出源极端；
15.通过浮空多晶硅的设置，能够有效屏蔽栅极和源极间的寄生电容cgs，进而减小了输入电容ciss，输入电容ciss＝cgs cgd，降低了开关损耗；同时能够减小igss漏电过大的问题，改善器件性能。
附图说明
16.图1是现有技术屏蔽栅mosfet的结构图。
17.图2是本实用新型实施例1屏蔽栅mosfet的结构图。
18.图3是本实用新型实施例2屏蔽栅mosfet的结构图。
19.图4是本实用新型实施例3屏蔽栅mosfet的结构图。
20.附图标记说明：1-n型衬底；2-n型外延层；3-沟槽；4-p型体区；5-n型源区；6-绝缘介质层；7-第一浮空多晶硅；8-第二浮空多晶硅；9-栅极多晶硅；10-栅氧化层；11-屏蔽栅多晶硅；12-厚氧化层；13-源极金属。
具体实施方式
21.下面结合具体实施例对本实用新型作进一步说明。
22.如下实施例中的一种改善动态特性的屏蔽栅的mosfet结构，以n型为例，所述第一导电类型为n型，所述第二导电类型为p型；
23.实施例1：
24.一种降低开关损耗的分离栅mosfet器件，包括元胞区和终端保护区，所述元胞区位于器件的中心区，所述终端保护区环绕在所述元胞区的周围，此为本领域技术人员所熟知的，不再赘述；
25.在所述元胞区，所述元胞区包括半导体基板，所述半导体基板包括n型衬底1和n型外延层2，所述n型衬底1位于所述n型外延层2的下表面，且临接，在所述n型衬底1的下表面设有漏极金属14，所述漏极金属14与所述n型衬底1欧姆接触；在所述n型外延层2内设置有若干均匀排布的沟槽3，所述沟槽3在所述n型外延层2内沿着其上表面向下表面方向延伸，在所述沟槽3内设有上下两部分，上部分包括栅极多晶硅9以及位于所述栅极多晶硅9侧壁的栅氧化层10，下部分包括屏蔽栅多晶硅11及包裹所述屏蔽栅多晶硅11的厚氧化层12，在所述相邻沟槽3之间设有p型体区4，且p型体区4设于n型外延层2内，在所述p型体区4内设有n型源区5，所述n型源区5设置在p型体区4的两侧；
26.所述沟槽3上覆盖有绝缘介质层6，所述绝缘介质层6上覆盖有源极金属13和栅极金属，在所述栅极多晶硅9和屏蔽栅多晶硅11间设有第一浮空多晶硅7，所述第一浮空多晶硅7通过氧化层分别与栅极多晶硅9、屏蔽栅多晶硅11间隔离，所述源极金属13穿过绝缘介质层6分别与p型体区4、n型源区5欧姆接触；
27.在所述终端区，所述源极金属13与所述屏蔽栅多晶硅11的引出端欧姆接触，所述栅极金属与沟槽3内的栅极多晶硅9的引出端欧姆接触，此处图中未画出，且为本领域技术人员所熟知的，不再赘述；
28.实施例2：
29.一种降低开关损耗的分离栅mosfet器件，包括元胞区和终端保护区，所述元胞区位于器件的中心区，所述终端保护区环绕在所述元胞区的周围，此为本领域技术人员所熟知的，不再赘述；
30.在所述元胞区，所述元胞区包括半导体基板，所述半导体基板包括n型衬底1和n型外延层2，所述n型衬底1位于所述n型外延层2的下表面，且临接，在所述n型衬底1的下表面设有漏极金属14，所述漏极金属14与所述n型衬底1欧姆接触；在所述n型外延层2内设置有若干均匀排布的沟槽3，所述沟槽3在所述n型外延层2内沿着其上表面向下表面方向延伸，在所述沟槽3内设有上下两部分，上部分包括栅极多晶硅9以及位于所述栅极多晶硅9侧壁的栅氧化层10，下部分包括屏蔽栅多晶硅11及包裹所述屏蔽栅多晶硅11的厚氧化层12，在所述相邻沟槽3之间设有p型体区4，且p型体区4设于n型外延层2内，在所述p型体区4内设有n型源区5，所述n型源区5设置在p型体区4的两侧；
31.所述沟槽3上覆盖有绝缘介质层6，所述绝缘介质层6上覆盖有源极金属13和栅极金属，在所述栅极多晶硅9和源极金属13间设有第二浮空多晶硅8，所述第二浮空多晶硅8通过氧化层与栅极多晶硅9隔离，同时通过绝缘介质层6与源极金属13隔离，所述源极金属13穿过绝缘介质层6分别与p型体区4、n型源区5欧姆接触；
32.在所述终端区，所述源极金属13与所述屏蔽栅多晶硅11的引出端欧姆接触，所述栅极金属与沟槽3内的栅极多晶硅9的引出端欧姆接触，此处图中未画出，且为本领域技术人员所熟知的，不再赘述；
33.实施例3：
34.一种降低开关损耗的分离栅mosfet器件，包括元胞区和终端保护区，所述元胞区位于器件的中心区，所述终端保护区环绕在所述元胞区的周围，此为本领域技术人员所熟知的，不再赘述；
35.在所述元胞区，所述元胞区包括半导体基板，所述半导体基板包括n型衬底1和n型
外延层2，所述n型衬底1位于所述n型外延层2的下表面，且临接，在所述n型衬底1的下表面设有漏极金属14，所述漏极金属14与所述n型衬底1欧姆接触；在所述n型外延层2内设置有若干均匀排布的沟槽3，所述沟槽3在所述n型外延层2内沿着其上表面向下表面方向延伸，在所述沟槽3内设有上下两部分，上部分包括栅极多晶硅9以及位于所述栅极多晶硅9侧壁的栅氧化层10，下部分包括屏蔽栅多晶硅11及包裹所述屏蔽栅多晶硅11的厚氧化层12，在所述相邻沟槽3之间设有p型体区4，且p型体区4设于n型外延层2内，在所述p型体区4内设有n型源区5，所述n型源区5设置在p型体区4的两侧；
36.所述沟槽3上覆盖有绝缘介质层6，所述绝缘介质层6上覆盖有源极金属13和栅极金属，在所述栅极多晶硅9和屏蔽栅多晶硅11间设有第一浮空多晶硅7，所述第一浮空多晶硅7通过氧化层分别与栅极多晶硅9、屏蔽栅多晶硅11间隔离，在所述栅极多晶硅9和源极金属13间设有第二浮空多晶硅8，所述第二浮空多晶硅8通过氧化层与栅极多晶硅9隔离，同时通过绝缘介质层6与源极金属13隔离，所述源极金属13穿过绝缘介质层6分别与p型体区4、n型源区5欧姆接触；
37.在所述终端区，所述源极金属13与所述屏蔽栅多晶硅11的引出端欧姆接触，所述栅极金属与沟槽3内的栅极多晶硅9的引出端欧姆接触，此处图中未画出，且为本领域技术人员所熟知的，不再赘述。

技术特征：
1.一种改善动态特性的屏蔽栅的mosfet结构，包括位于器件的中心区的元胞区，所述元胞区包括半导体基板，所述半导体基板包括第一导电类型外延层(2)，在所述第一导电类型外延层(2)内设置有若干均匀排布的沟槽(3)，在所述沟槽(3)内设有上下两部分，上部分包括栅极多晶硅(9)以及位于所述栅极多晶硅(9)侧壁的栅氧化层(10)，下部分包括屏蔽栅多晶硅(11)及包裹所述屏蔽栅多晶硅(11)的厚氧化层(12)，所述沟槽(3)上依次覆盖有绝缘介质层(6)、源极金属(13)，其特征在于：在所述栅极多晶硅(9)和屏蔽栅多晶硅(11)间设有第一浮空多晶硅(7)，所述第一浮空多晶硅(7)通过氧化层分别与栅极多晶硅(9)、屏蔽栅多晶硅(11)间隔离，和/或在所述栅极多晶硅(9)和源极金属(13)间设有第二浮空多晶硅(8)，所述第二浮空多晶硅(8)通过氧化层与栅极多晶硅(9)隔离，同时通过绝缘介质层(6)与源极金属(13)隔离，所述源极金属(13)与所述屏蔽栅多晶硅(11)欧姆接触。2.根据权利要求1所述的一种改善动态特性的屏蔽栅的mosfet结构，其特征在于：所述沟槽(3)在所述第一导电类型外延层(2)内沿着其上表面向下表面方向延伸，在所述相邻沟槽(3)之间设有第二导电类型体区(4)，且第二导电类型体区(4)设于第一导电类型外延层(2)内，在所述第二导电类型体区(4)内设有第一导电类型源区(5)，所述第一导电类型源区(5)设置在第二导电类型体区(4)的两侧；所述源极金属(13)穿过绝缘介质层(6)分别与第二导电类型体区(4)、第一导电类型源区(5)欧姆接触。3.根据权利要求1所述的一种改善动态特性的屏蔽栅的mosfet结构，其特征在于：所述半导体基板还包括第一导电类型衬底(1)，所述第一导电类型衬底(1)位于所述第一导电类型外延层(2)的下表面，且临接，在所述第一导电类型衬底(1)的下表面设有漏极金属(13)，所述漏极金属(13)与所述第一导电类型衬底(1)欧姆接触。4.根据权利要求1所述的一种改善动态特性的屏蔽栅的mosfet结构，其特征在于：还包括位于器件四周的终端区，所述终端区包围在所述元胞区的周围，在所述终端区，所述屏蔽栅多晶硅(11)引出端与所述源极金属(13)欧姆接触，所述沟槽(3)内的栅极多晶硅(9)引出端与栅极金属欧姆接触，所述栅极金属设置在绝缘介质层(6)上。

技术总结
本实用新型涉及一种改善动态特性的屏蔽栅的MOSFET结构，包括半导体基板，半导体基板包括第一导电类型外延层及设置在其内部的沟槽，沟槽上部分包括栅极多晶硅以及栅氧化层，下部分包括屏蔽栅多晶硅及厚氧化层，在栅极多晶硅和屏蔽栅多晶硅间设有第一浮空多晶硅，第一浮空多晶硅通过氧化层分别与栅极多晶硅、屏蔽栅多晶硅间隔离，和/或在栅极多晶硅和源极金属间设有第二浮空多晶硅，第二浮空多晶硅通过氧化层与栅极多晶硅隔离，通过绝缘介质层与源极金属隔离，源极金属与屏蔽栅多晶硅欧姆接触；本实用新型通过在栅极和源极间设置浮空多晶硅，能屏蔽栅极与源极之间的寄生电容Cgs，降低输入电容Ciss，进而降低开关损耗，同时改善IGSS漏电过大的问题。IGSS漏电过大的问题。IGSS漏电过大的问题。


技术研发人员：刘秀梅 刘锋 殷允超 周祥瑞 费国芬
受保护的技术使用者：捷捷微电（无锡）科技有限公司
技术研发日：2021.09.02
技术公布日：2022/5/25