三维存储器结构及其制造方法和测试方法与流程

1.本技术涉及半导体领域，更具体地，涉及三维存储器结构及其制造方法和测试方法。


背景技术：

2.三维存储器中有时会存在栅极层与栅极层之间的或栅极层与存储沟道结构之间的漏电等问题，严重影响三维存储器结构的电学性能。为了检测三维存储器结构中的漏电等问题，相关技术中通常采用扫描vc(voltage contrast，电压衬度)侦测异常之处,然而在扫描vc时较难实现稳定的测试电压。


技术实现要素：

3.本技术提供了可至少部分解决现有技术中存在的上述问题的方法和装置。
4.根据一个方面，本技术提供了一种三维存储器结构的制造方法，该方法包括：在具有第一导电类型的衬底中形成反掺杂区，所述反掺杂区具有与所述第一导电类型相反的第二导电类型；在所述衬底上形成包括多个栅极层的叠层结构；以及将所述多个栅极层中的至少之一连接至所述反掺杂区，并将其余的所述栅极层中的至少之一连接至所述衬底。
5.在一个实施方式中，在所述衬底中形成反掺杂区包括：在所述衬底中形成至少两个所述反掺杂区；以及其中，将所述多个栅极层中的至少之一连接至所述反掺杂区包括：将所述多个栅极层中的至少两个栅极层分别连接于至少两个所述反掺杂区。
6.根据另一个方面，本技术还提供了一种三维存储器结构的制造方法，该方法包括：在具有第一导电类型的衬底中形成反掺杂区，所述反掺杂区具有与所述第一导电类型相反的第二导电类型；在所述衬底上形成包括多个栅极层的叠层结构，并在所述叠层结构中形成多个存储沟道结构；以及将所述多个栅极层中的至少之一连接至所述反掺杂区，并将所述多个存储沟道结构中的至少之一连接至所述衬底。
7.在一个实施方式中，在所述衬底中形成反掺杂区包括：在所述衬底中形成至少两个所述反掺杂区；以及其中，将所述多个栅极层中的至少之一连接至所述反掺杂区包括：将所述多个栅极层中的至少两个栅极层分别连接至至少两个所述反掺杂区。
8.根据另一个方面，本技术提供了一种三维存储器结构，该三维存储器结构包括：衬底，具有第一导电类型；反掺杂区，位于所述衬底中，具有与所述衬底的第一导电类型相反的第二导电类型；叠层结构，位于所述衬底上，并包括多个栅极层；以及连接层，用于将所述多个栅极层中的至少之一连接至所述反掺杂区，并将其余的所述栅极层中的至少之一连接至所述衬底。
9.在一个实施方式中，所述三维存储器结构包括至少两个所述反掺杂区，所述多个栅极层中的至少两个栅极层分别连接至所述至少两个反掺杂区。
10.在一个实施方式中，所述三维存储器结构还包括：第一触点连接结构，位于所述反掺杂区上，所述多个栅极层中的至少之一通过所述第一触点连接结构连接至所述反掺杂
区。
11.在一个实施方式中，所述三维存储器结构还包括：第二触点连接结构，位于所述衬底上，其余的所述栅极层中的至少之一通过所述第二触点连接结构连接至所述衬底。
12.在一个实施方式中，所述三维存储器结构还包括：多个栅极触点，所述连接层通过一个所述栅极触点与对应的所述栅极层连接。
13.根据另一个方面，本技术还提供了一种三维存储器结构，该三维存储器结构包括：衬底，具有第一导电类型；反掺杂区，位于所述衬底中，具有与所述衬底的第一导电类型相反的第二导电类型；叠层结构，位于所述衬底上，包括多个栅极层以及多个存储沟道结构；以及连接层，用于将所述多个栅极层中的至少之一连接至所述反掺杂区，并将所述多个存储沟道结构中的至少之一连接至所述衬底。
14.在一个实施方式中，所述三维存储器结构包括至少两个所述反掺杂区，所述多个栅极层中的至少两个栅极层分别连接至所述至少两个反掺杂区。
15.在一个实施方式中，所述三维存储器结构还包括：第一触点连接结构，位于所述反掺杂区上，所述多个栅极层中的至少之一通过所述第一触点连接结构连接至所述反掺杂区。
16.在一个实施方式中，所述三维存储器结构还包括：第二触点连接结构，位于所述衬底上，所述多个存储沟道结构中的至少之一通过所述第二触点连接结构连接至所述衬底。
17.在一个实施方式中，所述三维存储器结构还包括：多个栅极触点，其中所述连接层通过一个所述栅极触点与对应的所述栅极层连接；以及多个沟道结构触点，其中所述连接层通过一个所述沟道结构触点与对应的所述存储沟道结构连接。
18.在一个实施方式中，每个所述沟道结构触点分别与对应的所述存储沟道结构的沟道层连接。
19.根据又一个方面，本技术还提供了一种对如上所述的三维存储器结构的测试方法，包括：对三维存储器结构的衬底交替重复地施加第一电压和第二电压，直至在测试时间内所述三维存储器结构的第一栅极层和第二栅极层之间保持电势差，其中，所述第一栅极层为所述多个栅极层中与所述反掺杂区连接的栅极层，所述第二栅极层为与所述衬底连接的栅极层；或对三维存储器结构的衬底交替重复地施加第一电压和第二电压，直至在测试时间内所述三维存储器结构的第一栅极层和存储沟道结构之间保持电势差，其中，所述第一栅极层为与所述反掺杂区连接的栅极层，所述存储沟道结构与所述衬底连接的存储沟道结构；以及对所述三维存储器结构进行电压衬度扫描。
20.在一个实施方式中，所述衬底的掺杂类型为p型，所述反掺杂区的掺杂类型为n型，其中，交替重复地施加第一电压和第二电压的步骤包括：按照先向所述衬底提供正电压后提供负电压的顺序，交替重复地向所述衬底施加电压。
21.在一个实施方式中，所述衬底的掺杂类型为n型，所述反掺杂区的掺杂类型为p型，其中，交替重复地施加第一电压和第二电压的步骤包括：按照先向所述衬底提供负电压后提供正电压的顺序，交替重复地向所述衬底施加电压。
附图说明
22.通过阅读参照以下附图所作的对非限制性实施例的详细描述，本技术的其它特
征、目的和优点将会变得更明显。其中：
23.图1是根据本技术示例性实施方式的制造三维存储器结构的方法的流程图；
24.图2和图3分别是根据本技术示例性实施方式在衬底中形成反掺杂区的剖面示意图和俯视示意图；
25.图4和图5分别是根据本技术示例性实施方式形成的至ct层的三维存储器结构的剖面示意图和俯视示意图；
26.图6和图7分别是根据本技术示例性实施方式在三维存储器结构的ct层上形成连接层以实现栅极层之间连接的剖面示意图和俯视示意图；
27.图8和图9分别是根据本技术示例性实施方式在三维存储器结构的ct层上形成连接层以实现栅极层和存储沟道结构之间连接的剖面示意图和俯视示意图；
28.图10是根据本技术示例性实施方式以外接电源通过衬底给三维存储器内部待检测的栅极层和存储沟道结构充电的示意图；
29.图11是根据本技术示例性实施方式通过衬底给待测试的各栅极层充电的示意图；以及
30.图12是根据本技术示例性实施方式通过衬底给栅极层和存储沟道结构充电的示意图。
具体实施方式
31.为了更好地理解本技术，将参考附图对本技术的各个方面做出更详细的说明。应理解，这些详细说明只是对本技术的示例性实施方式的描述，而非以任何方式限制本技术的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
32.应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在不背离本技术的教导的情况下，本技术中讨论的第一侧也可被称作第二侧，第一窗口也可称为第二窗口，反之亦然。
33.在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
34.此外，在本文中，当描述一个部分位于另一部分“上”时，例如“在
……
上”、“在
……
之上”和“在
……
上方”的含义应以最宽泛的方式来解释，使得“在
……
上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在
……
之上”或“在
……
上方”并非绝对表示以重力方向为基准位于之上之意，也不仅意味着“在某物之上”或“在某物上方”的含义，而且还可以包括其间没有中间特征或层的“在某物之上”或“在某物上方”的含义(即，直接在某物上)。
35.还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一
个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本技术的实施方式时，使用“可”表示“本技术的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
36.除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本技术所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本技术中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
37.需要说明的是，在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本技术所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本技术。
38.此外，在本技术中当使用“连接”或“联接”时可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出的除外。
39.根据一个方面，本技术提供了一种三维存储器结构的制造方法，图1所示为根据本技术示例性实施方式的制造三维存储器结构的方法的流程图。根据本技术示例性实施方式的三维存储器结构的制造方法1000可包括如下步骤：
40.s1，提供具有第一导电类型的衬底100；
41.s2，在衬底100中形成反掺杂区110，其中，反掺杂区110具有与第一导电类型相反的第二导电类型；
42.s3，在衬底100上形成包括多个栅极层201的叠层结构200，并在叠层结构200中形成多个存储沟道结构210；以及
43.s4，将多个栅极层201中的至少之一连接至反掺杂区110，并将其余的栅极层201中的至少之一连接至衬底100(即除反掺杂区110外的，衬底100的具有第一导电类型的区域)；或
44.将多个栅极层201中的至少之一连接至反掺杂区110，并将多个存储沟道结构210中的至少之一连接至衬底100(即除反掺杂区110外的，具有第一导电类型的衬底100的区域)。
45.下面将参考附图并结合具体实施方式对上述方法1000的各步骤进行详细说明。
46.根据方法1000中的步骤s1，设置衬底100，在衬底100上形成反掺杂区110，参见图2。衬底100可用于支撑其上的器件结构。衬底100例如可包括单晶硅(si)、单晶锗(ge)、iii-v族化合物半导体材料、ii-vi族化合物半导体材料或在本领域中已知的其它半导体材料中的至少一种。在一个实施方式中，衬底100例如是掺杂的单晶硅衬底。衬底100可以是p型衬底或n型衬底，衬底100中还可以包括n阱和/或p阱。然而，本技术不限于此，衬底100可根据实际需要进行设置和选择。
47.根据方法1000中的步骤s2，在衬底100的特定区域形成反掺杂区110，反掺杂区110可以根据需要设置一个或多个。设置反掺杂区110的掺杂类型与衬底100的掺杂类型相反。在一个实施方式中，在衬底100的特定区域呈阵列形式设置多个反掺杂区110，如图3所示。在一个实施方式中，衬底100是p型掺杂衬底，反掺杂区110的掺杂类型为n型。在另一个实施方式中，衬底100是n型掺杂衬底，反掺杂区110的掺杂类型为p型。应理解的是，在其它实施
方式中，反掺杂区110的个数和布置位置也可以根据设计需要而进行适当的设置，本技术不旨在对其进行限定。
48.根据方法1000中的步骤s3，在衬底100上形成包括多个栅极层201的叠层结构200。具体地，衬底100上可包括交替叠置的多个绝缘层202以及多个栅极层201，如图4所示。栅极层201与衬底100之间、任意相邻的两个栅极层201之间均间隔有绝缘层202。在一个实施方式中，可采用包括诸如化学气相沉积(chemical vapor deposition,cvd)、物理气相沉积(physical vapor deposition,pvd)、原子层沉积(atomic layer deposition,ald)或其任何组合的薄膜沉积工艺在衬底100上依次形成交替叠置的绝缘层202和栅极牺牲层(未示出)。绝缘层202的材料可包括例如氧化硅。栅极牺牲层的材料可包括例如氮化硅。在后续工艺中以导电材料替换栅极牺牲层为栅极层201，形成栅极层201的所述导电材料例如可包括金属钨。
49.在一个实施方式中，在替换栅极牺牲层为栅极层201之前，可在包括交替叠置的绝缘层202和栅极牺牲层的电介质堆叠结构的例如边缘区域形成台阶区b。在一个实施方式中，可通过对交替叠置的多个绝缘层202和多个栅极牺牲层执行多次“修整-刻蚀(trim-etch)”循环工艺而形成所述台阶区b。
50.接下来，可在包括交替叠置的绝缘层202和栅极牺牲层的电介质堆叠结构中形成存储沟道结构210。存储沟道结构210例如可形成于电介质堆叠结构的位于中心区域的核心区a。在一个实施方式中，可采用例如刻蚀工艺形成贯穿电介质堆叠结构并延伸至衬底100的沟道孔，然后可采用诸如cvd、pvd、ald或其任何组合薄膜沉积工艺，在所形成的沟道孔的内壁依次沉积电荷阻挡层、电荷捕获层、隧穿层以及沟道层。其中，电荷阻挡层、电荷捕获层以及隧穿层的材料可例如依次包括氧化硅、氮化硅以及氧化硅，以形成“ono”(oxide-nitride-oxide)结构。沟道层的材料可包括多晶硅。在一个实施方式中，存储沟道结构210可延伸至衬底100中形成的特定的有源区，具体地，存储沟道结构210中的沟道层可连接至该有源区并可由该有源区引出，即，可以理解为存储沟道结构210的沟道层并未与衬底100相连接。在一个实施方式中，各存储沟道结构210可由形成于存储沟道结构210顶部的沟道结构触点211引出。沟道结构触点211可由导电材料(例如金属钨)形成。沟道结构触点211可与存储沟道结构210中的沟道层连接。
51.接下来，可进行替换栅极牺牲层为栅极层201的操作。在一个实施方式中，可采用例如干法刻蚀或湿法刻蚀的方式形成贯穿电介质堆叠结构并延伸至衬底100的栅线缝隙，然后可经由该栅线缝隙去除各栅极牺牲层以形成牺牲间隙，进而可通过一种或多种沉积工艺在所形成的牺牲间隙内填充导电材料(例如金属钨)以形成栅极层201。
52.各栅极层201可由形成于台阶区b的栅极触点220引出。在台阶区b可形成多个栅极触点220，每个栅极触点220分别电连接至一个栅极层201。在一个实施方式中，可采用例如刻蚀工艺形成贯穿位于台阶区b上方的介质层(未示出)并延伸至例如目标栅极层201的接触孔，然后在所形成的接触孔内填充导电材料以形成栅极触点220。示例性地，所述介质层可覆盖包括台阶区b和核心区a等部分，并为整个叠层结构200提供平坦的上表面。
53.经由上述各步骤可形成如图4所示的包括交替叠置的绝缘层202和栅极层201的叠层结构200，且叠层结构200的核心区a包括多个存储沟道结构210、台阶区b包括分别电连接至各栅极层201的多个栅极触点220。可以理解的是，图4中所示的可为三维存储器结构的局
部视图，并且绝缘层202及栅极层201的个数和厚度可根据实际情况选择和设定，本技术对此不作限定。此外，需要说明的是，上述操作方法和实施步骤的介绍仅为示例，并非限制，在其他实施方式中，也可采用不同的工艺方式或工艺步骤来完成如上述叠层结构200的制备。
54.根据一个示例性实施方式，可在反掺杂区110上形成第一触点连接结构301。在该步骤中，形成电连接至反掺杂区110的第一触点连接结构301，首先可采用例如刻蚀工艺形成贯穿位于台阶区b上方的介质层(未示出)并延伸至反掺杂区110的连接孔，然后可通过一种或多种沉积工艺在所形成的连接孔内填充导电材料以形成第一触点连接结构301。作为示例，可在连接孔中填充诸如氮化钛、钨合金等的导电材料以形成第一触点连接结构301。
55.图5为进行至该步骤的一个示例性的三维存储器结构的俯视图，由图5可见，在该示例性实施方式中，步骤s1中所形成的多个反掺杂区110中的每个反掺杂区110上均形成有一个第一触点连接结构301。当然，在其他实施方式中，也可根据设计需要(例如需要连接至反掺杂区110的例如栅极层的个数)在如步骤s1中所形成的多个反掺杂区110中的部分反掺杂区110上分别形成一个第一触点连接结构301。
56.根据方法1000中的步骤s4，可设计并形成连接层400，以将多个栅极层201中的至少之一连接至第一触点连接结构301，即连接至反掺杂区110。并将其余的栅极层201中的至少之一连接至衬底100，以形成可对栅极层201与栅极层201(wl-wl)之间进行测试的连接。或者可将多个存储沟道结构210中的至少之一连接至衬底100，以形成可对栅极层201与存储沟道结构210(wl-ch)之间进行测试的连接。连接层400可以是金属层，可以起到导电连接的作用。连接层400可以根据具体连接目的进行设计，可使特定的栅极层或存储沟道结构连接至触点连接结构，所述触点连接结贯穿叠层结构200直接和硅衬底接触，例如，第一触点连接结构301以及下文中将介绍的第二触点连接结构302。在一些实施方式中，连接层400可以是单层的例如金属层。在其他的一些实施方式中，连接层400也可以根据需求包括多层的例如金属层。
57.在该步骤中，设计形成的连接层400可以将至少一个栅极层201连接至形成于反掺杂区110之上的第一触点连接结构301。图7是在一个示例性实施方式中连接层400将各栅极层201与触点连接结构分别连接的俯视示意图，在该示例的连接方式中，例如引出栅极层201-2的栅极触点220-2通过连接层400中的400-2与形成于反掺杂区110-1之上的第一触点连接结构301-1实现连接。又例如引出栅极层201-4的栅极触点220-4通过连接层400中的400-3与形成于反掺杂区110-2之上的第一触点连接结构301-2实现连接。可见，在图7所示的该示例性实施方式中，每个第一触点连接结构301最多与一个栅极层201相连接。
58.可以理解的是，本技术不旨在对连接层400的形成方式、设计层数和样式以及具体材质进行限定。结合下文对示例性实施方式的详细描述，连接层400的设计形式及作用将会更加清晰直观。
59.此外，需要说明的是，步骤s4中形成连接层400之前的三维存储器的基础结构可以根据如步骤s1至s3中所描述的方法逐步形成，也可以是在已经制备形成的三维存储器的基础上，通过去除位于其结构顶部的包括例如互连层等部分，至暴露出ct层，然后再进行步骤s4的相关操作。在这种情况下，可在包括衬底100、叠层结构200以及贯穿叠层结构200的存储沟道结构210等的三维存储器基础结构上，在可暴露衬底100的特定区域，例如图4中所示的台阶区b的边缘区域，依照与前文描述相类似的方法，形成反掺杂区110，并进一步在反掺
杂区110上形成例如第一触点连接结构301。
60.根据本技术的一个示例性实施方式，结合图6和图7，三维存储器结构的制造方法1000中的步骤s4还可以进一步包括如下步骤：
61.s4-1，形成第二触点连接结构302，所形成的第二触点连接结构302引出自衬底100的除反掺杂区110外的区域；以及
62.s4-2，设置连接层400以将其余多个栅极层201中的至少之一连接至第二触点连接结构302。
63.根据上述步骤s4-1，可在衬底100上的非反掺杂区部分的适当位置引出第二触点连接结构302，如图6及图7中所示。在一个实施方式中，可采用与形成第一触点连接结构301相同的方式形成第二触点连接结构302。例如首先可采用刻蚀工艺形成贯穿位于台阶区b上方的介质层(未示出)并延伸至衬底100的非反掺杂区部分的连接孔，然后可通过一种或多种沉积工艺在所形成的连接孔内填充导电材料以形成第二触点连接结构302。作为示例，可在连接孔中填充诸如氮化钛、钨合金等的导电材料以形成第二触点连接结构302。在该步骤中，可形成例如一个第二触点连接结构302，如图7中所示。该第二触点连接结构302可作为衬底100(即除反掺杂区110以外的区域)的引出端，在后续对三维存储器结构进行电性能测试的过程中(结合后文测试部分相关描述)，反掺杂区110、衬底100的非反掺杂区可分别作为测试中所形成的pn结中的p端、n端二者之一。即，在测试操作中对衬底100进行充电，可使与该第二触点连接结构302相连接的一个或多个栅极层201、或一个或多个存储沟道结构210作为形成电势差的一端，同样地聚集正电荷或聚集负电荷。在一个实施方式中，第一触点连接结构301与第二触点连接结构302可同步形成。
64.根据上述步骤s4-2，通过连接层400将其余多个栅极层201中的至少之一与所形成的第二触点连接结构302连接，也即，将其余多个栅极层201中的至少之一与衬底100连接。如前文所述，在后续对三维存储器结构进行电性能测试的过程中(结合后文测试部分相关描述)，衬底100区域可作为测试中所形成的pn结中的p端、n端二者之一，所以，与第二触点连接结构302连接的一个或多个栅极层201也即连接至pn结中的p端、n端二者之一。
65.再次参见图6和图7，在该实施例中，如前文所述，连接层400中的400-2已将栅极层201-2通过其栅极触点220-2连接至形成于反掺杂区110-1之上的第一触点连接结构301-1，连接层400中的400-3已将栅极层201-4通过其栅极触点220-4连接至形成于反掺杂区110-2之上的第一触点连接结构301-2。在该步骤中，设计并形成连接层400-1以将栅极层201-1通过其栅极触点220-1连接至第二触点连接结构302，以及将栅极层201-3通过其栅极触点220-3同样连接至第二触点连接结构302。需要说明的是，在该示例性实施方式中，可将任意相邻的两个栅极层201(或其对应的栅极触点220)分别连接至第一触点连接结构301与第二触点连接结构302二者之中不同的一方。例如图6中所示的三维存储器结构的该局部所包括的栅极层由上至下依次为201-1、201-2、201-3和201-4，其中，将栅极层201-1连接至第二触点连接结构302，将栅极层201-2连接至第一触点连接结构301-1，将栅极层201-3连接至第二触点连接结构302，将栅极层201-4连接至第一触点连接结构301-2，如图7所示。结合前文所述，第一触点连接结构301所连接的反掺杂区110的掺杂类型与第二触点连接结构302所连接的衬底100的非反掺杂区部分的掺杂类型相反，即，在该示例性实施方式中，可将任意相邻的两个栅极层201(或其对应的栅极触点220)分别连接至衬底中的p型掺杂区域和n型
掺杂区域中的二者之一，以形成可在后续测试操作中检测相邻栅极层201间电性能的连接结构。具体地，该连接方式可将任意相邻的两个栅极层201分别连接至测试操作中形成的pn结的两端，对衬底100进行充电，通过检测任意相邻的两个栅极层201间是否产生相应的电势差，进而可测试相邻的栅极层201间是否存在例如短接/漏电等问题。并且，在该示例性实施方式中，呈阵列形式地设置多个第一触点连接结构301，将每个第一触点连接结构301分别仅与一个栅极层201相连接；并设置一个第二触点连接结构302，将两个栅极层201均连接至该第二触点连接结构302。可以理解的是，该步骤中所述连接形式仅为示例，并非限定，在其它实施方式中，也可采用不同于上述的连接结构/方式来实现依据上述实施原理的检测。例如，在一个实施方式中，可将第二触点连接结构302与更多个(大于两个)的栅极层201同时连接。又例如，在一个实施方式中，也可设置多个第二触点连接结构302。
66.图8和图9示出了根据本技术的另一个示例性实施方式，在该实施方式中，三维存储器结构的制造方法1000中的步骤s4还可以进一步包括如下步骤：
67.s4-1’，形成第二触点连接结构302，所形成的第二触点连接结构302引出自衬底100的除反掺杂区110外的区域；以及
68.s4-2’，设置连接层400以将多个存储沟道结构210中的至少一个连接至第二触点连接结构302，以形成可在后续测试操作中检测所连接的存储沟道结构210与相应的各栅极层201间电性能的连接结构。
69.根据上述步骤s4-1’，可在衬底100上的非反掺杂区部分的适当位置引出第二触点连接结构302，如图8及图9中所示。其具体形成方法可参照前文步骤s4-1中的描述，在此不再赘述。
70.根据上述步骤s4-2’，通过连接层400将多个存储沟道结构210中的至少一个与所形成的第二触点连接结构302连接。叠层结构200中包括多个存储沟道结构210，并且各个存储沟道结构210分别由一个沟道结构触点211引出，如图8和图9所示，存储沟道结构210及沟道结构触点211的形成方法可参照前文步骤s3中的相关描述。并且，根据前文步骤s4中的描述：形成连接层400以将多个栅极层201中的至少之一连接至第一触点连接结构301。在该实施例中，连接层400中的400-1’已将栅极层201-1通过其栅极触点220-1连接至形成于反掺杂区110-1之上的第一触点连接结构301-1，连接层400中的400-2’已将栅极层201-2通过其栅极触点220-2连接至形成于反掺杂区110-2之上的第一触点连接结构301-2，以及，连接层400中的400-4’已将栅极层201-4通过其栅极触点220-4连接至形成于反掺杂区110-3之上的第一触点连接结构301-3。在该步骤s4-2’中，设计并形成连接层400-5以将图9中所示的三维存储器结构的该局部所包括的全部存储沟道结构210的沟道结构触点211均连接至第二触点连接结构302。可以理解的是，图9中所示连接方式仅为示例，并非限制。在其他实施方式中，例如也可以根据需要将部分存储沟道结构210的沟道结构触点211连接至第二触点连接结构302。
71.在该示例性实施方式中，呈阵列形式地设置多个第一触点连接结构301，每个与第一触点连接结构301连接的栅极层201都分别与一个单独的第一触点连接结构301相连接，换言之，每个第一触点连接结构301最多与一个栅极层201连接。在该示例性实施方式中，仅设置一个第二触点连接结构302，将多个存储沟道结构210均连接至该第二触点连接结构302。结合前文所述，第一触点连接结构301所连接的反掺杂区110的掺杂类型与第二触点连
接结构302所连接的衬底100的非反掺杂区部分的掺杂类型相反，即，在该示例性实施方式中，可根据设计需要将选定的栅极层201(如该实施例中所选定的栅极层201-1、201-2和201-4)和选定的存储沟道结构210(如该实施例的全部沟道结构)分别连接至衬底中的p型掺杂区域和n型掺杂区域中的二者之一。在后续的测试操作中，对衬底100进行充电，通过检测存储沟道结构210与相应的各栅极层201间是否产生相应的电势差，进而可检测存储沟道结构210与相应的各栅极层201间是否存在例如短接/漏电等问题。可以理解的是，该步骤中所描述的连接形式仅为示例，并非限定，在其他实施方式中，可根据具体情况设计所需的连接形式。
72.此外，需要说明的是，前文所述第二触点连接结构302可以是根据上述步骤s4-1或s4-1’中所描述的方法形成，也可以利用已经制备形成的三维存储器内所具有的例如贯穿阵列触点(through array contact，tac)。
73.根据另一个方面，本技术提供了一种三维存储器结构。该三维存储器结构可用于电性能测试。该三维存储器结构可包括：具有反掺杂区110的衬底100，反掺杂区110的掺杂类型与衬底100的掺杂类型相反；位于衬底100上的包括多个栅极层201的叠层结构200；形成于反掺杂区110上的第一触点连接结构301，形成于衬底100的除反掺杂区110以外区域上的第二触点连接结构；以及连接多个栅极层201中的至少之一至第一触点连接结构301的连接层400。
74.在一个实施方式中，其余的栅极层201中的至少一个通过连接层400连接至第二触点连接结构302。在一个实施方式中，三维存储器结构包括多个第一触点连接结构301，每个第一触点连接结构301最多与一个栅极层201相连接。在一个实施方式中，第二触点连接结构302与多个栅极层201连接。在一个实施方式中，三维存储器结构还包括由各个栅极层201引出的栅极触点220，连接层400可通过栅极触点220连接各个栅极层201至第一触点连接结构301或第二触点连接结构302。
75.在另一个实施方式中，叠层结构200中还包括多个存储沟道结构210，其中，至少一个存储沟道结构210通过连接层400与第二触点连接结构302连接。在一个实施方式中，全部存储沟道结构210均连接至第二触点连接结构302。在一个实施方式中，三维存储器结构包括多个第一触点连接结构301，每个第一触点连接结构301最多与一个栅极层201相连接。在一个实施方式中，三维存储器结构还包括由各个栅极层201引出的栅极触点220和由各个存储沟道结构210引出的沟道结构触点211，连接层400可分别通过栅极触点220和沟道结构触点211连接栅极层201和存储沟道结构210至第一触点连接结构301或第二触点连接结构302。在一个实施方式中，各个存储沟道结构210均具有沟道层，各个沟道结构触点211分别与沟道层连接。
76.根据又一个方面，本技术还提供了一种对如上文所述的本技术所提供的三维存储器结构的电压测试方法2000。
77.如图10所示，在一个实施方式中，可将三维存储器结构吸附在机台(未示出)上，将衬底100连接电源，如前文所述，栅极层201、存储沟道结构210可分别连接至衬底100中的反掺杂区110和/或衬底100的除反掺杂区110外的区域，因此，可通过外接电源经由衬底100给栅极层201、存储沟道结构210等进行充电。具体地，可根据三维存储器内部结构的连接方式，例如给栅极层201和栅极层201之间进行充电，或例如给栅极层201和存储沟道结构210
之间进行充电。作为示例，三维存储器结构的衬底100可以和机台的例如金属置物台500直接接触，并且置物台500连接一个电源装置600，用以给栅极层201或存储沟道结构210充电。需要说明的是，在其它实施方式中，衬底100还可以通过其它不同方式连接电源，并且，也可以通过其它不同方式以实现对例如栅极层201、存储沟道结构210的充电，本技术对此不作限定。
78.在一个实施方式中，衬底100的掺杂类型可为p型，由衬底100直接引出的第二触点连接结构302即连接到p型端；衬底100上形成的反掺杂区110的掺杂类型可为n型，由反掺杂区110引出的第一触点连接结构301即连接到n型端。在这种情况下，电压测试方法2000可以包括如下步骤：
79.步骤a，由电源装置600向衬底100提供正电压，并保持一段时间；和
80.步骤b，由电源装置600向衬底100提供负电压，并保持一段时间；
81.步骤c，重复上述步骤a和步骤b多次，至衬底100的p端与反掺杂区110的n端之间能够在测试时间内保持较稳定的电压；以及
82.步骤d，对该三维存储器结构进行vc(voltage contrast，电压衬度)扫描。
83.参见图11，在一个实施方式中，三维存储器结构中连接层400-1通过栅极触点220-1和220-3将栅极层201-1和201-3连接至第二触点连接结构302(p端)，连接层400-2通过栅极触点220-2将栅极层201-2连接至第一触点连接结构301-1(n端)，连接层400-3通过栅极触点220-4将栅极层201-4连接至第一触点连接结构301-2(n端)。根据步骤a，由电源装置600向衬底100提供一正电压，并保持一段时间。使p端与n端之间(pn结)实现导通，n端聚集正电荷，形成高电势，即，使与n端相连的栅极层201-2和201-4具有高电势。根据步骤b，由电源装置600向衬底100提供负电压，并保持一段时间。拉低p端电势，即，使与p端相连的栅极层201-1和201-3具有低电势。从而使p端与n端具有较大电势差，即，使得如图11中所示的任意相邻的两个栅极层之间具有较大的电势差，例如栅极层201-1与201-2之间、栅极层201-2与201-3之间以及栅极层201-3与201-4之间均可具有较大电势差。根据步骤c，可根据具体充电情况重复上述步骤a和步骤b多次，至衬底100的p端与反掺杂区110的n端之间能够在测试时间内保持较稳定的电压，即，使得p端与n端之间可以在测试时间内较稳定地保持上述较大的电势差，也即，使得如上所述的各相邻的栅极层之间可以在测试时间内较稳定地保持上述较大的电势差。最后，根据步骤d，对该三维存储器结构进行vc扫描，以判断例如各相邻的栅极层之间是否存在短接漏电的情况。
84.参见图12，在另一个实施方式中，三维存储器结构中连接层400-1’通过栅极触点220-1将栅极层201-1连接至第一触点连接结构301-1(n端)，连接层400-2’通过栅极触点220-2将栅极层201-2连接至第一触点连接结构301-2(n端)，连接层400-4’通过栅极触点220-4将栅极层201-4连接至第一触点连接结构301-3(n端)，以及，连接层400-5将图12中所示的三维存储器结构的该局部所包括的全部存储沟道结构210的沟道结构触点211均连接至第二触点连接结构302(p端)。
85.根据步骤a，由电源装置600向衬底100提供一正电压，并保持一段时间。使p端与n端之间(pn结)实现导通，n端聚集正电荷，形成高电势，即，使与n端相连的栅极层201-1、201-2和201-4具有高电势。根据步骤b，由电源装置600向衬底100提供负电压，并保持一段时间。拉低p端电势，即，使与p端相连的存储沟道结构210具有低电势。从而使p端与n端具有
较大电势差，即，使得如图12中所示的各存储沟道结构210与栅极层201-1、201-2和201-4之间均具有较大的电势差，也即，各存储沟道结构210与栅极层201-1之间、各存储沟道结构210与栅极层201-2之间以及各存储沟道结构210与栅极层201-4之间均可具有较大电势差。根据步骤c，可根据具体充电情况重复上述步骤a和步骤b多次，至衬底100的p端与反掺杂区110的n端之间能够在测试时间内保持较稳定的电压，即，使得p端与n端之间可以在测试时间内较稳定地保持上述较大的电势差，也即，使得如上所述的各存储沟道结构210与栅极层201-1、201-2和201-4之间可以在测试时间内较稳定地保持上述较大的电势差。最后，根据步骤d，对该三维存储器结构进行vc扫描，以判断例如存储沟道结构与各栅极层之间是否存在短接漏电的情况。可以理解的是，上述具体实施方式仅为示例，并非限定，在其它实施方式中，不同于上述三维存储器结构的连接方式，还可根据检测需要设计连接层400以实现不同待测试结构之间的适当连接，并可再进一步通过测试方法2000对所形成的该三维存储器结构进行相应的测试。
86.相关技术中，通过vc扫描以检测三维存储器结构中是否存在例如栅极层与栅极层之间以及栅极层与存储沟道结构之间的短接漏电，通常采用电子束注入电荷的方式形成电势差，电子注入效率低，难以很好地实现稳定的电压。相比之下，根据本技术提供的电压测试方法通过对本技术提供的三维存储器结构进行如方法2000中所述的充电步骤，使形成于衬底中的pn结结构的两端(p端和n端)可分别聚集正电荷或负电荷，并可使分别连接至pn结p端和n端二者之一的、待检测结构的两端同样分别聚集正电荷或负电荷，即，可使待检测的栅极层与栅极层或栅极层与存储沟道结构的两端分别聚集正电荷或负电荷，从而改变了电荷注入方式，可较大地提高电荷注入效率，可实现待测试的栅极层与栅极层之间或待测试的栅极层与存储沟道结构之间在测试期间具有较稳定的电势差，进而可提高vc扫描的速度和覆盖范围。此外，根据本技术的电压测试方法2000，由于可较好地控制在例如待测试的栅极层与栅极层之间或待测试的栅极层与存储沟道结构之间实现的电压值和维持时间，还有利于使上述待测试结构间存在的薄弱点(weak point)在该电压作用下提前破坏掉，从而提前暴露出问题所在。
87.根据本技术的另一个实施方式，衬底100的掺杂类型可为n型，由衬底100直接引出的第二触点连接结构302即连接到n型端；衬底100上形成的反掺杂区110的掺杂类型可为p型，由反掺杂区110引出的第一触点连接结构301即连接到p型端。在这种情况下，电压测试方法2000’可以包括如下步骤：
88.步骤a，由电源装置600向衬底100提供负电压，并保持一段时间；和
89.步骤b，由电源装置600向衬底100提供正电压，并保持一段时间；
90.步骤c，重复上述步骤a和步骤b多次，至衬底100的p端与反掺杂区110的n端之间能够在测试时间内保持较稳定的电压；以及
91.步骤d，对该三维存储器结构进行vc(voltage contrast，电压衬度)扫描。
92.电压测试方法2000’的具体实施方式可参见上文关于电压测试方法2000的相关描述，为了本技术的简明，在此不再重复进行展开描述。
93.以上描述仅为本技术的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本技术中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组
合而形成的其它技术方案。例如上述特征与本技术中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

技术特征：
1.一种三维存储器结构的制造方法，其特征在于，所述方法包括：在具有第一导电类型的衬底中形成反掺杂区，所述反掺杂区具有与所述第一导电类型相反的第二导电类型；在所述衬底上形成包括多个栅极层的叠层结构；以及将所述多个栅极层中的至少之一连接至所述反掺杂区，并将其余的所述栅极层中的至少之一连接至所述衬底。2.根据权利要求1所述的制造方法，其中，在所述衬底中形成反掺杂区包括：在所述衬底中形成至少两个所述反掺杂区；以及其中，将所述多个栅极层中的至少之一连接至所述反掺杂区包括：将所述多个栅极层中的至少两个栅极层分别连接于至少两个所述反掺杂区。3.一种三维存储器结构的制造方法，其特征在于，所述方法包括：在具有第一导电类型的衬底中形成反掺杂区，所述反掺杂区具有与所述第一导电类型相反的第二导电类型；在所述衬底上形成包括多个栅极层的叠层结构，并在所述叠层结构中形成多个存储沟道结构；以及将所述多个栅极层中的至少之一连接至所述反掺杂区，并将所述多个存储沟道结构中的至少之一连接至所述衬底。4.根据权利要求3所述的制造方法，其中，在所述衬底中形成反掺杂区包括：在所述衬底中形成至少两个所述反掺杂区；以及其中，将所述多个栅极层中的至少之一连接至所述反掺杂区包括：将所述多个栅极层中的至少两个栅极层分别连接至至少两个所述反掺杂区。5.一种三维存储器结构，其特征在于，包括：衬底，具有第一导电类型；反掺杂区，位于所述衬底中，具有与所述衬底的第一导电类型相反的第二导电类型；叠层结构，位于所述衬底上，并包括多个栅极层；以及连接层，用于将所述多个栅极层中的至少之一连接至所述反掺杂区，并将其余的所述栅极层中的至少之一连接至所述衬底。6.根据权利要求5所述的三维存储器结构，其中，所述三维存储器结构包括至少两个所述反掺杂区，所述多个栅极层中的至少两个栅极层分别连接至所述至少两个反掺杂区。7.根据权利要求5所述的三维存储器结构，还包括：第一触点连接结构，位于所述反掺杂区上，所述多个栅极层中的至少之一通过所述第一触点连接结构连接至所述反掺杂区。8.根据权利要求5所述的三维存储器结构，还包括：第二触点连接结构，位于所述衬底上，其余的所述栅极层中的至少之一通过所述第二触点连接结构连接至所述衬底。9.根据权利要求5所述的三维存储器结构，还包括：多个栅极触点，所述连接层通过一个所述栅极触点与对应的所述栅极层连接。10.一种三维存储器结构，其特征在于，包括：衬底，具有第一导电类型；
反掺杂区，位于所述衬底中，具有与所述衬底的第一导电类型相反的第二导电类型；叠层结构，位于所述衬底上，包括多个栅极层以及多个存储沟道结构；以及连接层，用于将所述多个栅极层中的至少之一连接至所述反掺杂区，并将所述多个存储沟道结构中的至少之一连接至所述衬底。11.根据权利要求10所述的三维存储器结构，其中，所述三维存储器结构包括至少两个所述反掺杂区，所述多个栅极层中的至少两个栅极层分别连接至所述至少两个反掺杂区。12.根据权利要求10所述的三维存储器结构，还包括：第一触点连接结构，位于所述反掺杂区上，所述多个栅极层中的至少之一通过所述第一触点连接结构连接至所述反掺杂区。13.根据权利要求10所述的三维存储器结构，还包括：第二触点连接结构，位于所述衬底上，所述多个存储沟道结构中的至少之一通过所述第二触点连接结构连接至所述衬底。14.根据权利要求10所述的三维存储器结构，还包括：多个栅极触点，其中所述连接层通过一个所述栅极触点与对应的所述栅极层连接；以及多个沟道结构触点，其中所述连接层通过一个所述沟道结构触点与对应的所述存储沟道结构连接。15.根据权利要求14所述的三维存储器结构，其中，每个所述沟道结构触点分别与对应的所述存储沟道结构的沟道层连接。16.一种三维存储器结构的测试方法，其特征在于，包括：对三维存储器结构的衬底交替重复地施加第一电压和第二电压，直至在测试时间内所述三维存储器结构的第一栅极层和第二栅极层之间保持电势差，其中，所述三维存储器结构为如权利要求5至9中任一项所述的三维存储器结构，所述第一栅极层为所述多个栅极层中与所述反掺杂区连接的栅极层，所述第二栅极层为与所述衬底连接的栅极层；或对三维存储器结构的衬底交替重复地施加第一电压和第二电压，直至在测试时间内所述三维存储器结构的第一栅极层和存储沟道结构之间保持电势差，其中，所述三维存储器结构为如权利要求10至15中任一项所述的三维存储器结构，所述第一栅极层为与所述反掺杂区连接的栅极层，所述存储沟道结构为与所述衬底连接的存储沟道结构；以及对所述三维存储器结构进行电压衬度扫描。17.根据权利要求16所述的测试方法，其中，所述衬底的掺杂类型为p型，所述反掺杂区的掺杂类型为n型，其中，交替重复地施加第一电压和第二电压的步骤包括：按照先向所述衬底提供正电压后提供负电压的顺序，交替重复地向所述衬底施加电压。18.根据权利要求16所述的测试方法，其中，所述衬底的掺杂类型为n型，所述反掺杂区的掺杂类型为p型，其中，交替重复地施加第一电压和第二电压的步骤包括：按照先向所述衬底提供负电压后提供正电压的顺序，交替重复地向所述衬底施加电压。

技术总结
本公开提供了一种三维存储器结构的制造方法、根据该制造方法所制造的三维存储器结构以及对该三维存储器结构的测试方法。其中，所述制造方法包括：提供具有第一导电类型的衬底；在衬底中形成反掺杂区，反掺杂区具有与第一导电类型相反的第二导电类型；在衬底上形成包括多个栅极层的叠层结构；以及将多个栅极层中的至少之一连接至反掺杂区，并将其余的栅极层中的至少之一连接至衬底。层中的至少之一连接至衬底。层中的至少之一连接至衬底。


技术研发人员：吴继君
受保护的技术使用者：长江存储科技有限责任公司
技术研发日：2022.02.16
技术公布日：2022/5/25