半导体存储器件及其操作方法与流程

半导体存储器件及其操作方法
1.相关申请的交叉引用
2.本技术要求于2020年11月23日提交的韩国专利申请第10-2020-0157901号的优先权，其整体内容通过引用合并且于此。
技术领域
3.本公开涉及半导体设计技术，具体涉及包括模式寄存器的半导体存储器件。


背景技术：

4.随着处理技术的发展，可以在狭窄的区域中创建许多电路，但是存储器件中的缺陷也在增加。在其中放置动态随机存取存储器(dram)单元的核心区域的情况中，测试所有单元以检测故障单元，并通过修复检测到的故障单元来提高成品率。在外围电路区域的情况中，正在开发各种方案以高效地检测缺陷同时使面积的增加最小化。在外围电路中，模式寄存器电路占据相对大的面积，并且由于模式寄存器电路引起的故障检测的重要性已经显现。
5.模式寄存器电路通常是同步动态随机存取存储器(sdram)器件或静态随机存取存储器(sram)器件所必需的，并且配备成在使用芯片之前设置操作模式。模式寄存器电路可分为只读模式寄存器的组(以下称为读取模式寄存器组)、只写模式寄存器的组(以下称为写入模式寄存器组)和模式寄存器的组(以下称为读/写模式寄存器组)。对于读取模式寄存器组或读/写模式寄存器组，模式寄存器写入命令可用于通过读出存储在模式寄存器组中的设置来验证寄存器组是否正常操作，但是对于写入模式寄存器组，由于没有任何方法可以读出存储在模式寄存器组中的设置，因此对正常操作的验证既困难又耗时。


技术实现要素：

6.本公开的各实施方式涉及能够验证模式寄存器电路中的写入模式寄存器组中是否存在任何缺陷的半导体存储器件及其操作方法。
7.根据本公开的一实施方式，一种半导体存储器件包括：模式寄存器电路，其包括用于提供多个设置码或多个监测码的多个写入模式寄存器组；以及缺陷检测电路，其适于基于多个监测码而通过检测模式寄存器电路中的任何缺陷来输出缺陷确定信号，其中每个写入模式寄存器组包括：存储电路，其适于根据模式寄存器写入命令存储操作码；以及输出控制电路，其适于根据测试模式信号输出存储电路中存储的操作码作为相应的设置码，或者将存储电路中存储的操作码反相以输出相应的监测码。
8.根据本公开的一实施方式，一种包括模式寄存器电路的半导体存储器件的操作方法，该模式寄存器电路包括用于提供多个设置码的多个写入模式寄存器组，包括：根据测试模式信号进入测试模式；当写入模式寄存器组通过顺次接收具有第一逻辑电平的所有比特位的操作码来输出监测码时，基于多个监测码生成第一检测信号；当写入模式寄存器组通过顺次接收具有第二逻辑电平的所有比特位的操作码来输出监测码时，基于监测码生成第
二检测信号；当写入模式寄存器组通过顺次接收具有第一逻辑电平的所有比特位的操作码来输出监测码时，基于监测码重新生成第一检测信号；以及基于第一检测信号和第二检测信号输出缺陷确定信号。
9.根据本公开的一实施方式，一种半导体存储器件包括：模式寄存器电路，其包括多个写入模式寄存器组；以及缺陷检测电路，其中每个写入模式寄存器组：响应于第一测试模式信号存储第一操作码并输出第一操作码作为第一监测码；以及响应于第二测试模式信号存储第二操作码并输出第二操作码作为第二监测码，其中缺陷检测电路：对来自多个写入模式寄存器组的第一监测码执行逻辑运算以生成第一检测信号；对来自多个写入模式寄存器组的第二监测码执行逻辑运算以生成第二检测信号；以及基于第一检测信号和第二检测信号生成指示写入模式寄存器组的任何寄存器组中的缺陷的检测确定信号。
10.根据本公开的实施方式，半导体存储器件可以验证模式寄存器电路中的写入模式寄存器组中是否存在任何缺陷，同时用以测试写入模式寄存器组的时间最小化。
附图说明
11.图1是示出根据本发明的实施方式的半导体存储器件的框图。
12.图2是示出根据本发明的实施方式的图1的模式寄存器电路的详细框图。
13.图3是示出根据本发明的实施方式的图2的第一写入模式寄存器组的电路图。
14.图4是示出根据本发明的实施方式的图2的读取模式寄存器组中的一个的电路图。
15.图5是示出根据本发明的实施方式的图1的缺陷检测电路的框图。
16.图6是示出根据本发明的实施方式的图5的第一子压缩电路的电路图。
17.图7是示出根据本发明的实施方式的图5的第一主压缩电路的电路图。
18.图8是示出根据本发明的实施方式的图5的第二子压缩电路的电路图。
19.图9是示出根据本发明的实施方式的图5的第二主压缩电路的电路图。
20.图10是用于描述根据本发明实施方式的半导体存储器件的操作的流程图。
21.图11a和图11b是帮助理解根据本发明的实施方式的图10的操作的时序图。
具体实施方式
22.下面参照附图描述本公开的各实施方式。然而，实施方式可以以不同的形式实施，因此不应被解释为限于本文阐述的实施方式。贯穿本公开，在本发明的各个附图和实施方式中，相同的附图标记指代相同的部分。注意，对“一实施方式”、“另一实施方式”等的提及不必然意味着仅一个实施方式，并且对任何这样的习语的各种提及不必然针对相同的实施方式。当在本文中使用时，术语“实施方式”不必然指所有实施方式。
23.将理解，尽管在本文中可以使用术语“第一”、“第二”、“第三”等来标识各种元件，但是这些元件不受这些术语的限制。这些术语用于区分否则具有相同或相似名称的一个元件与另一个元件。因此，在一个实例中的第一元件也可以在另一实例中被称为第二元件或第三元件，而不表示元件本身的任何改变。
24.还将理解，当元件被称为“连接至”或“耦接至”另一元件时，它可以直接位于另一元件上、连接至或耦接至另一元件，或者可以存在一个或更多个居间元件。另外，还将理解的是，当元件被称为在两个元件“之间”时，它可以是这两个元件之间仅有的元件，或者也可
以存在一个或更多个居间元件。除非另有说明或上下文另外指出，否则两个元件之间的通信，无论是直接地还是间接地连接/耦接，可以是有线的也可以是无线的。
25.如在此使用的，单数形式也可以包括复数形式，反之亦然，除非上下文另外明确指出。
26.还将理解，当在本说明书中使用时，术语“包括”、“包含”和“具有”指明存在所陈述的元件，而不排除一个或更多个其他元件的存在或增加。如本文所使用的，术语“和/或”包括一个或更多个相关列出项的任何和所有组合。
27.图1是示出根据本发明的实施方式的半导体存储器件100的框图。图2是示出根据本发明的实施方式的图1的模式寄存器电路140的详细框图。
28.参照图1，半导体存储器件100可以包括命令/地址(c/a)缓冲器110、命令解码器120、模式解码器130、模式寄存器电路140、缺陷检测电路150和内部电路160。模式寄存器电路140可以包括多个模式寄存器组mr0至mrn。
29.c/a缓冲器110可以缓冲从外部装置(例如，存储器控制器或测试装置)提供的命令/地址信号c/a以提取地址add和命令cmd。根据实施方式，地址add和命令cmd可以被分别施加，而不是合并的信号。
30.命令解码器120可以对命令cmd解码以生成内部命令icmd。内部命令icmd可以包括读取命令、写入命令、刷新命令、激活命令、以及预充电命令等，从而执行半导体存储器件100的各种操作。此外，命令解码器120可以对命令cmd解码以生成模式寄存器写入命令mrw、模式寄存器读取命令mrr和测试模式信号tm。尽管图1示出了模式寄存器写入命令mrw、模式寄存器读取命令mrr和测试模式信号tm是与内部命令icmd分离的，但是本发明不限于此。根据实施方式，模式寄存器写入命令mrw、模式寄存器读取命令mrr和测试模式信号tm可以被包括在内部命令icmd中。
31.模式解码器130可以响应于模式寄存器写入命令mrw和模式寄存器读取命令mrr对地址add解码以生成多个读取脉冲mrx_rp、多个写入脉冲mrx_wp和操作码opw《0:7》。模式解码器130可以根据模式寄存器写入命令mrw和地址add来激活写入脉冲mrx_wp中的至少一个并生成操作码opw《0:7》。模式解码器130可以根据模式寄存器读取命令mrr和地址add来激活读取脉冲mrx_rp中的至少一个。作为参考，可以根据相应模式寄存器组mr0至mrn的尺寸来确定操作码opw《0:7》的比特位数。例如，当每个模式寄存器组mr0至mrn具有八比特位宽度时，操作码opw《0:7》可以由至少8比特位组成。
32.模式寄存器电路140可以响应于写入脉冲mrx_wp而存储操作码opw《0:7》以向内部电路160提供多个设置码mrx_si《0:7》。模式寄存器电路140可以响应于读取脉冲mrx_rp而通过dq焊盘将多个预存码mrx_so《0:7》输出到外部装置。作为参考，在启动(boot-up)或加电(power-up)操作期间，可以从半导体存储器件100中的非易失性存储器(未示出)传输预存码mrx_so《0:7》，并且将其存储在模式寄存器电路140中。
33.参照图2，模式寄存器电路140可以包括多个写入模式寄存器组142(mrw0，mrw1，
…
)、多个读取模式寄存器组144(mrr0，mrr1，
…
)以及多个读/写模式寄存器组146(mrrw0，mrrw1，...)。
34.写入模式寄存器组142可以是只写寄存器，并且可以供外部装置用以设置半导体存储器件100的操作模式，例如，突发类型、突发长度(bl)、列地址选通(cas)延时(cl)、写入
延时(wl)和读取延时(rl)。当模式寄存器写入命令mrw被输入时，写入模式寄存器组142可以根据写入脉冲mrx_wp中的相应的写入脉冲来存储操作码opw《0:7》。可以将存储的操作码opw《0:7》作为设置码mrx_si《0:7》提供给内部电路160，以用于设置半导体存储器件100的操作模式。
35.读取模式寄存器组144可以是只读寄存器，并且可以用于在存储器制造工艺期间向外部装置提供由卖方设置的信息(例如，卖方信息、以及刷新周期信息等)。当模式寄存器读取命令mrr被输入时，读取模式寄存器组144可以根据读取脉冲mrx_rp中的相应的读取脉冲向外部装置输出预存码mrx_so《0:7》。
36.读/写模式寄存器组146可以是既可读取也可写入的寄存器，并且可以用于通过根据相应的写入脉冲mrx_wp存储操作码opw《0:7》来设置半导体存储器件100的操作模式，或用于根据相应的读取脉冲mrx_rp向外部装置提供预存码mrx_so《0:7》。例如，读/写模式寄存器组146可以将通过参考电压训练操作获取的参考电压的最佳电平存储为操作码opw《0:7》，并且将所存储的码提供给内部电路160作为设置码mrx_si《0:7》、或者提供给外部装置作为预存码mrx_so《0:7》。
37.为了参考，尽管图1和图2示出了设置码mrx_si《0:7》和预存码mrx_so《0:7》中的每一个具有与操作码opw《0:7》相同的比特位数，但是本发明并非限于此。根据一实施方式，根据待被存储的信息，设置码mrx_si《0:7》和预存码mrx_so《0:7》中的每一个可以具有与操作码opw《0:7》不同的比特位数。
38.对于读取模式寄存器组144和读/写模式寄存器组146，可以通过响应于模式寄存器读取命令mrr而将预存码mrx_so《0:7》读出到外部装置来对正常操作进行验证。但是，对于写入模式寄存器组142，由于没有用于将存储在其中的设置码mrx_si《0:7》读出到外部装置的方案，因此难以验证正常操作。根据一实施方式，写入模式寄存器组142可以根据在测试模式期间使能的测试模式信号tm而将操作码opw《0:7》反相以输出多个监测码mrx_sib《0:7》。写入模式寄存器组142的详细配置将在图3中描述。此外，根据一实施方式，从缺陷检测电路150输出的缺陷确定信号s_out可以作为通过/失败信号p/f而通过在读取模式寄存器组144中的任何读取模式寄存器组被输出到外部装置。读取模式寄存器组144的详细配置将在图4中描述。
39.返回参照图1，缺陷检测电路150可以基于在测试模式期间从写入模式寄存器组142输出的监测码mrx_sib《0:7》，通过检测写入模式寄存器组142中的任何缺陷来输出缺陷确定信号s_out。缺陷检测电路150的详细配置和操作将在图5至图9中描述。
40.内部电路160可以包括多个存储单元和用于访问存储单元的逻辑块。内部电路160可以在写入操作期间响应于内部命令icmd而将写入数据dq存储在由地址add指定的存储单元中。内部电路160可以在读取操作期间响应于内部命令icmd而从由地址add指定的存储单元输出读取数据dq。内部电路160可以通过根据从写入模式寄存器组142或读/写模式寄存器组146提供的设置码mrx_si《0:7》设置操作模式来执行内部操作，诸如写入操作或读取操作。
41.图3是示出根据本发明的实施方式的图2的第一写入模式寄存器组mrw0的电路图。其他写入模式寄存器组可以包括与第一写入模式寄存器组mrw0实质相同的结构。
42.参照图3，第一写入模式寄存器组mrw0可以包括第一至第八模式寄存器m0至m7，每
个模式寄存器对应于操作码opw《0:7》的对应比特位。第一至第八模式寄存器m0至m7可以包括存储电路210和输出控制电路230。
43.存储电路210可以根据与模式寄存器写入命令mrw相对应的写入脉冲mr0_wp来存储操作码opw《0:7》。存储电路210可以通过多个d触发器实现，每个d触发器用于接收操作码opw《0:7》的相应的比特位。输出控制电路230可以根据测试模式信号tm而输出存储电路210中存储的操作码作为设置码mr0_si《0:7》，或者将存储电路210中存储的操作码反相以输出监测码mr0_sib《0:7》。
44.详细地，输出控制电路230可以包括正常传输电路232和测试传输电路234。当测试模式信号tm被禁止时，正常传输电路232可以提供存储电路210中存储的操作码作为设置码mr0_si《0:7》。例如，正常传输电路232可以包括多个三态反相器inv1和多个反相器锁存器inv2。三态反相器inv1可以根据测试模式信号tm的反相信号来被激活，并且将存储电路210中存储的操作码反相。反相器锁存器inv2可以通过反相和锁存三态反相器inv1的输出来提供设置码mr0_si《0:7》。正常传输电路232可以包括放置在三态反相器inv1的前端和反相器锁存器inv2的后端的附加反相器。当测试模式信号tm被使能时，测试传输电路234可以将存储电路210中存储的操作码反相，以输出监测码mr0_sib《0:7》。测试传输电路234可以包括多个nand(与非)门，用于对存储电路210中存储的操作码和测试模式信号tm执行逻辑nand运算。
45.通过以上配置，写入模式寄存器组142可以在测试模式期间将操作码opw《0:7》反相以输出监测码mrx_sib《0:7》。
46.图4是示出根据本发明的实施方式的图2的读取模式寄存器组144中的一个读取模式寄存器组mrrk的电路图。
47.参照图4，读取模式寄存器组mrrk可以根据与模式寄存器读取命令mrr相对应的读取脉冲mrk_rp而将从缺陷检测电路150传输的缺陷确定信号s_out输出到外部装置。读取模式寄存器组mrrk可以包括至少一个模式寄存器m0。例如，读取模式寄存器组mrrk可以包括第一至第八模式寄存器m0至m7，每个模式寄存器对应于预存码mrk_so《0:7》的对应比特位。在第一模式寄存器m0至第八模式寄存器m7中，第一模式寄存器m0可以包括存储电路250以存储缺陷确定信号s_out并且响应于读取脉冲mrk_rp输出所存储的信号作为预存码mrk_so《0:7》的相应的比特位mrk_so《0》。预存码mrk_so《0:7》的相应的比特位mrk_so《0》可以作为通过/失败信号p/f提供给外部装置。存储电路250可以通过d触发器实现。
48.通过以上配置，读取模式寄存器组144中的读取模式寄存器组mrrk可以将缺陷确定信号s_out从缺陷检测电路150输出到外部装置。
49.在下文中，参照图5至图9，将描述缺陷检测电路150的详细配置和操作。作为示例并且没有任何限制，写入模式寄存器组142包括第一至第八写入模式寄存器组mrw0至mrw7，从第一至第八写入模式寄存器组mrw0至mrw7分别输出第一至第八监测码mr0_sib《0:7》至mr7_sib《0:7》。
50.图5是示出根据本发明的实施方式的图1的缺陷检测电路150的框图。
51.参照图5，缺陷检测电路150可以包括第一检测电路310、第二检测电路320和判定电路330。
52.当第一至第八监测码mr0_sib《0:7》至mr7_sib《0:7》的所有比特位变为第一逻辑
电平(例如，逻辑低电平)时，第一检测电路310可以输出被使能至逻辑高电平的第一检测信号p1。由于通过将操作码opw《0:7》反相来生成第一至第八监测码mr0_sib《0:7》至mr7_sib《0:7》，所以当在第一至第八写入模式寄存器组mrw0至mrw7正常操作的状态下操作码opw《0:7》的所有比特位变为逻辑高电平时，第一检测电路310可以输出使能至逻辑高电平的第一检测信号p1。
53.当第一至第八监测码mr0_sib《0:7》至mr7_sib《0:7》的所有比特位变为第二逻辑电平(例如，逻辑高电平)时，第二检测电路320可以输出被使能至逻辑高电平的第二检测信号p2。即，当在第一至第八写入模式寄存器组mrw0至mrw7正常操作的状态下操作码opw《0:7》的所有比特位变为逻辑低电平时，第二检测电路320可以输出使能至逻辑高电平的第二检测信号p2。
54.判定电路330可以基于第一检测信号p1和第二检测信号p2来生成缺陷确定信号s_out。例如，判定电路330可以通过and(与)门来实现，用于对第一检测信号p1和第二检测信号p2执行逻辑and运算以输出缺陷确定信号s_out。
55.详细地，第一检测电路310可以包括多个第一子压缩电路312_0至312_7、第一主压缩电路314和第一输出电路316。
56.第一子压缩电路312_0至312_7可以分别对应于第一至第八写入模式寄存器组mrw0至mrw7。第一子压缩电路312_0至312_7可以分别对第一至第八监测码mr0_sib《0:7》至mr7_sib《0:7》中的相应的监测码的所有比特位执行逻辑or(或)运算，并输出多个第一初步压缩信号mr0_opsum_hb至mr7_opsum_hb。例如，如图6所示，第一子压缩电路312_7可以包括第一至第三or门or1至or3，用于对第八监测码mr7_sib《0:7》的所有比特位执行逻辑or运算以输出第一初步压缩信号mr7_opsum_hb。
57.第一主压缩电路314可以对第一初步压缩信号mr0_opsum_hb至mr7_opsum_hb执行逻辑nor(或非)运算，以输出第一压缩信号opsumh。例如，如图7所示，第一主压缩电路314可以包括第四至第六or门or4至or6和第一反相器inv3，用于对第一初步压缩信号mr0_opsum_hb至mr7_opsum_hb执行逻辑nor运算以输出第一压缩信号opsumh。利用上述配置，当第一至第八监测码mr0_sib《0:7》至mr7_sib《0:7》的所有比特位变为逻辑低电平时，第一子压缩电路312_0至312_7和第一主压缩电路314可以生成被使能至逻辑高电平的第一压缩信号opsumh。
58.第一输出电路316可以根据第一测试区间信号tmrhp通过存储第一压缩信号opsumh来输出第一检测信号p1。第一输出电路316可以通过d触发器来实现，用于根据第一测试区间信号tmrhp来接收第一压缩信号opsumh。
59.详细地，第二检测电路320可以包括多个第二子压缩电路322_0至322_7、第二主压缩电路324和第二输出电路326。
60.第二子压缩电路322_0至322_7可以分别对应于第一至第八写入模式寄存器组mrw0至mrw7。第二子压缩电路322_0至322_7可以分别对第一至第八监测码mr0_sib《0:7》至mr7_sib《0:7》中的相应的监测码的所有比特位执行逻辑and运算，并输出多个第二初步压缩信号mr0_opsum_l至mr7_opsum_l。例如，如图8所示，第二子压缩电路322_7可以包括第一至第三and门ad1至ad3，用于对第八监测码mr7_sib《0:7》的所有比特位执行逻辑and运算以输出第二初步压缩信号mr7_opsum_l。
61.第二主压缩电路324可以对第二初步压缩信号mr0_opsum_l至mr7_opsum_l执行逻辑and运算，以输出第二压缩信号opsuml。例如，如图9所示，第二主压缩电路324可以包括第四至第六and门ad4至ad6，用于对第二初步压缩信号mr0_opsum_l至mr7_opsum_l执行逻辑and运算以输出第二压缩信号opsuml。利用上述配置，当第一至第八监测码mr0_sib《0:7》至mr7_sib《0:7》的所有比特位变为逻辑高电平时，第二子压缩电路322_0至322_7和第二主压缩电路324可以生成被使能至逻辑高电平的第二压缩信号opsuml。
62.第二输出电路326可以根据第二测试区间信号tmrlp来存储第二压缩信号opsuml并输出第二检测信号p2。第二输出电路326可以通过d触发器来实现，用于根据第二测试区间信号tmrlp来接收第二压缩信号opsuml。
63.作为参考，在测试模式期间，第一测试区间信号tmrhp和第二测试区间信号tmrlp可以被使能不同的时间段。第一测试区间信号tmrhp可被使能用于高电平测试操作，而第二测试区间信号tmrlp可被使能用于低电平测试操作。
64.在下文中，参照图1至图11b，将描述根据本发明的实施方式的半导体存储器件的操作。
65.图10是用于描述根据本发明实施方式的半导体存储器件的操作的流程图。图11a是用于描述根据本发明的实施方式的其中写入模式寄存器组142正常操作的情况的时序图。图11b是用于描述根据本发明的实施方式的其中任何写入模式寄存器组142由于缺陷而异常操作的情况的时序图。
66.参照图10，当测试模式信号tm被使能至逻辑高电平“h”时进入测试模式(在s1010处)。
67.c/a缓冲器110缓冲从外部装置提供的命令/地址信号c/a以提取地址add和命令cmd。命令解码器120对命令cmd解码以生成模式寄存器写入命令mrw和测试模式信号tm。模式解码器130响应于模式寄存器写入命令mrw而对地址add解码以生成写入脉冲mr0_wp至mr7_wp和操作码opw《0:7》。
68.首先，可以执行高电平测试操作(在s1020处)。在高电平测试操作期间，外部装置可以提供命令/地址信号c/a以生成所有高比特位的操作码opw《0:7》，并且顺次使能写入脉冲mr0_wp至mr7_wp。写入模式寄存器组142根据写入脉冲mr0_wp至mr7_wp顺次存储所有高比特位的操作码opw《0:7》，并且根据测试模式信号tm输出所存储的码作为监测码mr0_sib《0:7》至mr7_sib《0:7》(在s1021处)。缺陷检测电路150基于第一至第八监测码mr0_sib《0:7》至mr7_sib《0:7》来生成第一检测信号p1(在s1022处)。
69.参照图11a和图11b，第一子压缩电路312_0至312_7分别对第一至第八监测码mr0_sib《0:7》至mr7_sib《0:7》中的相应的监测码的所有比特位执行逻辑or运算，以输出第一初步压缩信号mr0_opsum_hb至mr7_opsum_hb。第一主压缩电路314对第一初步压缩信号mr0_opsum_hb至mr7_opsum_hb执行逻辑nor运算，以输出第一压缩信号opsumh。此时，如果写入模式寄存器组142正常操作，则所有第一初步压缩信号mr0_opsum_hb至mr7_opsum_hb变为逻辑低电平，因此第一检测电路310可以输出使能至逻辑高电平的第一检测信号p1。之后，第一输出电路316根据第一测试区间信号tmrhp(即，tmrhp＝“h”)存储第一压缩信号opsumh以输出第一检测信号p1。
70.接下来，可以执行低电平测试操作(在s1030处)。在低电平测试操作期间，写入模
式寄存器组142根据写入脉冲mr0_wp至mr7_wp顺次存储所有低比特位的操作码opw《0:7》，并且根据测试模式信号tm输出所存储的码作为监测码mr0_sib《0:7》至mr7_sib《0:7》(在s1031处)。缺陷检测电路150基于第一至第八监测码mr0_sib《0:7》至mr7_sib《0:7》生成第二检测信号p2(在s1032处)。
71.参照图11a和图11b，第二子压缩电路322_0至322_7分别对第一至第八监测码mr0_sib《0:7》至mr7_sib《0:7》中的相应的监测码的所有比特位执行逻辑and运算，以输出第二初步压缩信号mr0_opsum_l至mr7_opsum_l。第二主压缩电路324对第二初步压缩信号mr0_opsum_l至mr7_opsum_l执行逻辑and运算，以输出第二压缩信号opsuml。此时，如果写入模式寄存器组142正常操作，则所有第二初步压缩信号mr0_opsum_l至mr7_opsum_l变为逻辑高电平，因此第二检测电路320可以输出被使能至逻辑高电平的第二检测信号p2。此后，第二输出电路326根据第二测试区间信号tmrlp(即，tmrlp＝“h”)存储第二压缩信号opsuml以输出第二检测信号p2。
72.随后，可以再次执行高电平测试操作(在s1040处)。s1040处的高电平测试操作可以与s1020处的高电平测试操作实质相同地执行。即，写入模式寄存器组142根据写入脉冲mr0_wp至mr7_wp顺次存储所有高比特位的操作码opw《0:7》，并且根据测试模式信号tm输出所存储的码作为监测码mr0_sib《0:7》至mr7_sib《0:7》(在s1041处)。缺陷检测电路150基于第一至第八监测码mr0_sib《0:7》至mr7_sib《0:7》重新生成第一检测信号p1(在s1042处)。
73.此时，如图11b所示，如果写入模式寄存器组142中的任何一个(例如，第一写入模式寄存器组mrw0)中存在任何缺陷，则第一子压缩电路312_0基于从第一写入模式寄存器组mrw0提供的监测码mr0_sib《0:7》生成保持逻辑高电平的第一初步压缩信号mr0_opsum_hb。因此，第一主压缩电路314输出被禁止为逻辑低电平的第一压缩信号opsumh。之后，第一输出电路316根据第一测试区间信号tmrhp(即，tmrhp＝“h”)存储第一压缩信号opsumh以输出第一检测信号p1。
74.判定电路330基于第一检测信号pl和第二检测信号p2生成缺陷确定信号s_out(在s1050处)。如图11a所示，当写入模式寄存器组142正常操作时，判定电路330生成逻辑高电平的缺陷确定信号s_out。如图11b所示，当任何写入模式寄存器组142由于缺陷而异常操作时，判定电路330生成逻辑低电平的缺陷确定信号s_out。
75.此后，c/a缓冲器110缓冲命令/地址信号c/a以提取地址add和命令cmd。命令解码器120对命令cmd解码以生成模式寄存器读取命令mrr。模式解码器130响应于模式寄存器读取命令mrr而对地址add解码，以使能读取脉冲mr0_rp至mr7_rp中的读取脉冲mrk_rp。
76.读取模式寄存器组144的读取模式寄存器组mrrk的第一模式寄存器m0可以存储从缺陷检测电路150传输的缺陷确定信号s_out以响应于读取脉冲mrk_rp将通过/失败信号p/f输出到外部装置(在s1060处)。外部装置可以基于通过/失败信号p/f来确定写入模式寄存器组142中是否存在任何缺陷(在s1070处)。
77.如上所述，根据实施方式，半导体存储器件可以使用测试模式信号tm而输出写入模式寄存器组142中存储的操作码opw《0:7》作为监测码mrx_sib《0:7》。半导体存储器件可以对监测码mrx_sib《0:7》执行压缩测试以生成表示在写入模式寄存器组142中是否存在任何缺陷的缺陷确定信号s_out。此外，半导体存储器件可以利用任何读取模式寄存器组144来将缺陷确定信号s_out输出到外部装置。因此，半导体存储器件可以在实现写入模式寄存
器组的精确验证的同时最小化验证所需的时间。
78.应当注意，尽管已经结合本公开的实施方式描述了本公开的技术精神，但这仅仅是出于描述的目的，而不应被解释为限制性的。本领域普通技术人员应认识到，在不背离本公开的技术精神的情况下可以对其进行各种改变。
79.例如，对于在上述实施方式中作为示例提供的逻辑门和晶体管，可以根据输入信号的极性来实现不同的位置和种类。此外，应注意，如本领域技术人员根据本公开将认识到的那样，可以通过落入所附权利要求的范围内的替换、改变和修改以各种方式来实现本公开。

技术特征：
1.一种半导体存储器件，包括：模式寄存器电路，其包括多个写入模式寄存器组，所述多个写入模式寄存器组用于提供多个设置码或多个监测码；以及缺陷检测电路，其适于：基于所述多个监测码，通过检测所述模式寄存器电路中的任何缺陷来输出缺陷确定信号，其中，每个写入模式寄存器组包括：存储电路，其适于根据模式寄存器写入命令存储操作码；以及输出控制电路，其适于：根据测试模式信号，将所述存储电路中存储的操作码输出作为相应的设置码，或者将所述存储电路中存储的操作码反相以输出相应的监测码。2.根据权利要求1所述的半导体存储器件，其中，所述存储电路包括：多个d触发器，每个d触发器用于根据所述模式寄存器写入命令接收所述操作码的相应的比特位。3.根据权利要求1所述的半导体存储器件，其中，所述输出控制电路包括：正常传输电路，其适于在所述测试模式信号被禁止时将所述存储电路中存储的操作码输出作为相应的设置码；以及测试传输电路，其适于在所述测试模式信号被使能时将所述存储电路中存储的操作码反相以输出相应的监测码。4.根据权利要求3所述的半导体存储器件，其中，所述正常传输电路包括：多个三态反相器，其根据所述测试模式信号的反相信号而被激活，并适于将所述存储电路中存储的操作码反相；以及多个反相器锁存器，其适于通过反相和锁存所述三态反相器的输出来提供相应的设置码。5.根据权利要求1所述的半导体存储器件，其中，所述模式寄存器电路还包括：多个读取模式寄存器组，其适于根据模式寄存器读取命令将预存码输出到外部装置；其中，所述多个读取模式寄存器组之中的读取模式寄存器组根据所述模式寄存器读取命令将所述缺陷确定信号输出到所述外部装置。6.根据权利要求1所述的半导体存储器件，还包括：内部电路，其适于通过根据所述设置码设置操作模式来执行内部操作。7.根据权利要求1所述的半导体存储器件，其中，所述缺陷检测电路包括：第一检测电路，其适于输出第一检测信号，当所述监测码的所有比特位变为第一逻辑电平时，所述第一检测信号被使能；第二检测电路，其适于输出第二检测信号，当所述监测码的所有比特位变为第二逻辑电平时，所述第二检测信号被使能；以及判定电路，其适于基于所述第一检测信号和所述第二检测信号生成所述缺陷确定信号。8.根据权利要求7所述的半导体存储器件，其中，所述第一检测电路包括：多个第一子压缩电路，其分别对应于所述多个写入模式寄存器组，以及适于分别对相应的监测码的所有比特位执行逻辑or运算，以输出多个第一初步压缩信号；第一主压缩电路，其适于对所述多个第一初步压缩信号执行逻辑nor运算以输出第一
压缩信号；以及第一输出电路，其适于根据第一测试区间信号通过存储所述第一压缩信号来输出所述第一检测信号。9.根据权利要求7所述的半导体存储器件，其中，所述第二检测电路包括：多个第二子压缩电路，其分别对应于所述多个写入模式寄存器组，以及适于分别对相应的监测码的所有比特位执行逻辑and运算，以输出多个第二初步压缩信号；第二主压缩电路，其适于对所述多个第二初步压缩信号执行逻辑and运算以输出第二压缩信号；以及第二输出电路，其适于根据第二测试区间信号通过存储所述第二压缩信号来输出所述第二检测信号。10.根据权利要求7所述的半导体存储器件，其中，所述判定电路对所述第一检测信号和所述第二检测信号执行逻辑and运算以输出所述缺陷确定信号。11.一种包括模式寄存器电路的半导体存储器件的操作方法，所述模式寄存器电路包括用于提供多个设置码的多个写入模式寄存器组，所述操作方法包括：根据测试模式信号进入测试模式；当所述写入模式寄存器组通过顺次接收具有第一逻辑电平的所有比特位的操作码来输出监测码时，基于多个监测码生成第一检测信号；当所述写入模式寄存器组通过顺次接收具有第二逻辑电平的所有比特位的操作码来输出监测码时，基于监测码生成第二检测信号；当所述写入模式寄存器组通过顺次接收具有所述第一逻辑电平的所有比特位的操作码来输出监测码时，基于监测码重新生成所述第一检测信号；以及基于所述第一检测信号和所述第二检测信号输出缺陷确定信号。12.根据权利要求11所述的操作方法，其中，每个写入模式寄存器组：在所述测试模式信号被禁止时，根据模式寄存器写入命令而所存储的操作码输出作为相应的设置码，以及在所述测试模式信号被使能时，根据所述模式寄存器写入命令而将所存储的操作码反相以输出相应的监测码。13.根据权利要求11所述的操作方法，还包括：通过根据所述设置码设置操作模式来执行内部操作。14.根据权利要求11所述的操作方法，其中，基于多个监测码生成第一检测信号包括：通过分别对相应的监测码的所有比特位执行逻辑or运算来输出多个第一初步压缩信号；通过对所述多个第一初步压缩信号执行逻辑nor运算来输出第一压缩信号；以及根据第一测试区间信号通过存储所述第一压缩信号来输出所述第一检测信号。15.根据权利要求11所述的操作方法，其中，基于监测码生成第二检测信号包括：通过分别对相应的监测码的所有比特位执行逻辑and运算来输出多个第二初步压缩信号；通过对所述多个第二初步压缩信号执行逻辑and运算来输出第二压缩信号；以及根据第二测试区间信号通过存储所述第二压缩信号来输出所述第二检测信号。
16.根据权利要求11所述的操作方法，还包括：通过多个读取模式寄存器组，根据模式寄存器读取命令而将预存码输出至外部装置；其中，所述多个读取模式寄存器组之中的一个读取模式寄存器组根据所述模式寄存器读取命令而将所述缺陷确定信号输出到所述外部装置。17.一种半导体存储器件，包括：模式寄存器电路，其包括多个写入模式寄存器组；以及缺陷检测电路，其中，每个写入模式寄存器组：响应于第一测试模式信号存储第一操作码以及输出所述第一操作码作为第一监测码；以及响应于第二测试模式信号存储第二操作码以及输出所述第二操作码作为第二监测码，其中，所述缺陷检测电路：对来自所述多个写入模式寄存器组的第一监测码执行逻辑运算以生成第一检测信号；对来自所述多个写入模式寄存器组的第二监测码执行所述逻辑运算以生成第二检测信号；以及基于所述第一检测信号和所述第二检测信号生成指示所述写入模式寄存器组的任何寄存器组中的缺陷的检测确定信号。

技术总结
本公开涉及半导体存储器件及其操作方法。根据本公开的实施方式，一种半导体存储器件包括模式寄存器电路，该模式寄存器电路包括用于提供多个设置码或多个监测码的多个写入模式寄存器组；以及缺陷检测电路，其适于基于多个监测码而通过检测模式寄存器电路中的任何缺陷来输出缺陷确定信号，其中，每个写入模式寄存器组包括：存储电路，其适于根据模式寄存器写入命令存储操作码；以及输出控制电路，其适于根据测试模式信号输出存储电路中存储的操作码作为相应的设置码，或者将存储电路中存储的操作码反相以输出相应的监测码。的操作码反相以输出相应的监测码。的操作码反相以输出相应的监测码。


技术研发人员：郭鲁侠
受保护的技术使用者：爱思开海力士有限公司
技术研发日：2021.04.21
技术公布日：2022/5/25