半导体装置及其制作方法与流程

1.本揭露是关于一种半导体装置及其制作方法。


背景技术：

2.随着半导体技术的进步，对更高存储容量、更快处理系统、更高效能及更低成本的需求不断增长。为了满足这些需求，半导体工业继续缩小半导体装置(诸如金氧半导体场效晶体管(metal oxide semiconductor field effect transistors，mosfet)，包括平面mosfet及鳍式场效晶体管(fin field effect transistors，finfet))的尺寸。此种缩小已经增加了半导体制造制程的复杂性。


技术实现要素：

3.在本揭露的一些实施例中，一种半导体装置包括基板、基板上的缓冲层及缓冲层上的堆叠的鳍式结构。缓冲层包括锗，且堆叠的鳍式结构包括包含锗及锡的半导体层。半导体装置进一步包括围绕半导体层的一部分的栅极结构及在缓冲层上并与半导体层接触的磊晶结构。磊晶结构包括锗及锡。
4.在本揭露的一些实施例中，一种半导体装置包括基板、基板上的缓冲层及缓冲层上的第一堆叠的鳍式结构及第二堆叠的鳍式结构。缓冲层包括锗。第一堆叠的鳍式结构及第二堆叠的鳍式结构包括多个第一半导体层及多个第二半导体层。第一半导体层及第二半导体层中的每一者包括锗及锡。半导体装置进一步包括围绕第一半导体层的第一部分的第一栅极结构及围绕第二半导体层的第二部分的第二栅极结构。半导体装置进一步包括在缓冲层上并与第一半导体层接触的第一磊晶结构及在缓冲层上并与第二半导体层接触的第二磊晶结构。第一磊晶结构包括锗、锡及第一掺杂剂。第二磊晶结构包括锗、锡及不同于第一掺杂剂的第二掺杂剂。
5.在本揭露的一些实施例中，一种半导体装置的制作方法包括在基板上形成包含锗的缓冲层，且在缓冲层上形成堆叠的鳍式结构。堆叠的鳍式结构包括包含锗的第一半导体层及包含锗及锡的第二半导体层。
附图说明
6.当与随附附图一起阅读时，根据以下详细描述可以最好地理解本揭露的各方面。
7.图1及图2分别示出根据一些实施例的锗锡(gesn)全环绕栅极(gate-all-around，gaa)半导体装置的等角视图及局部截面图；
8.图3及图4示出根据一些实施例的沿着图2的线a-a及线b-b的锗、锡及硼的分布轮廓；
9.图5是根据一些实施例的用于制造gesn gaa半导体装置的方法的流程图；
10.图6至图7及图9至图18示出根据一些实施例的gesn gaa半导体装置在其制造制程的各个阶段的局部等角视图及截面图；
11.图8示出根据一些实施例的用于形成gesn gaa半导体装置的堆叠的半导体层的制程温度与制程时间的关系。
12.现在将参考附图描述说明性实施例。在附图中，相同附图标号通常表示相同、功能相似及/或结构相似的元件。
13.【符号说明】
14.100:半导体装置
15.102a-102b:finfet
16.104:基板
17.108,108*:鳍式结构
18.108a:鳍式底部部分
19.108b,108b*:堆叠的鳍式部分
20.109,109*:磊晶缓冲层
21.109t,222t,222s,604t,636t,636tt:垂直尺寸
22.109p:磊晶缓冲层制程
23.109pa:退火制程
24.110:s/d磊晶结构
25.112:栅极结构
26.114:栅极间隔物
27.116:浅沟槽隔离(sti)区域
28.118:层间介电(ild)层
29.222,222-1,222-2,222-3,222*,636,636-1,636-2,636-3,636-4,636*:半导体层
30.224:内部间隔物结构
31.226:栅极介电层
32.228:栅极电极
33.230:接触结构
34.232:金属半导体合金/复合材料层
35.234:金属接触
36.310,410:ge分布轮廓
37.320,420:sn分布轮廓
38.330,430:b分布轮廓
39.500:方法
40.510,520，530,540:操作
41.604:晶种层
42.604p:晶种层制程
43.1012:牺牲栅极结构
44.1038:硬遮罩层
45.1142,1846:开口
46.1344:凹部
具体实施方式
47.以下揭露提供了用于实现所提供标的的不同特征的许多不同的实施例或实例。下面描述组件及配置的特定实例以简化本揭露。当然，这些仅是实例并不旨在进行限制。例如，在以下描述中，第一特征形成在第二特征的上方可以包括第一特征及第二特征直接接触形成的实施例，且还可以包括另外的特征可以在第一特征与第二特征之间形成，使得第一特征及第二特征可以不直接接触的实施例。如本文所用，第一特征形成在第二特征上意味着第一特征被形成为与第二特征直接接触。此外，本揭露可以在各个实例中重复附图标号及/或字母。此重复本身并不指示所讨论的各种实施例及/或组态之间的关系。
48.此外，可以在本文中使用空间相对术语(诸如，“下方”、“在
…
之下”、“下部”、“上方”、“上部”及其类似者)以易于描述，以便描述一个元件或特征结构与一个或多个另外元件或特征结构的关系，如图所示。空间相对术语意欲涵盖除图中所描绘的定向以外装置在使用或操作中的不同定向。装置可以以其他方式定向(旋转90度或呈其他定向)，且相应地可以同样地解释本文所使用的空间相对描述符。
49.注意，说明书中对“一个实施例”、“一个实施例”、“示范性实施例”、“示范性”等的引用指示所描述的实施例可以包括特定特征、结构或特性，但是每个实施例可以不必包括该特定特征、结构或特性。而且，此类短语不一定是指相同实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例来实现此种特征、结构或特性在熟悉此项技术者的知识范围内。
50.应当理解，本文的措辞或术语是出于描述的目的而不是限制，使得本说明书的术语或措辞将由熟悉相关技术者根据本文教示进行解释。
51.在一些实施例中，术语“约”及“实质上”可以表示给定数量的值，即在值的5％之内(例如，值的
±
1％、
±
2％、
±
3％、
±
4％、
±
5％、
±
10％、
±
20％)变化。这些值仅是实例并不旨在进行限制。术语“约”及“实质上”可以是指由熟悉相关领域的技术人员根据本文教示解释的值的百分比。
52.随着半导体技术的进步，已致力于引入多栅极装置，以通过增加栅极通道耦合、增加通态电流与截止状态电流比率(on-state current to off-state current ratio，ion/ioff)及减少短通道效应(short-channel effects，sce)来改善栅极控制。一个此种多栅极装置是全环绕栅极的鳍式场效晶体管(gate-all-around fin field effect transistor，gaa finfet)。gaa finfet装置在堆叠的纳米片/纳米线组态中提供了通道。gaa finfet装置的名称源于可以在通道周围延伸并在通道的多个侧面提供通道栅极控制的栅极结构。gaa finfet装置与mosfet制造制程兼容，且它们的结构允许它们在保持栅极控制及减轻短通道效应的同时进行缩放。
53.随着对半导体装置的更低功率消耗、更高效能及更小面积的需求不断增长，gaa finfet装置可能面临挑战。例如，对于由硅(si)或锗(ge)纳米片/纳米线形成的gaa finfet装置，随着gaa finfet装置的不断缩小，ion/ioff比率降低且出现短通道效应。对于更高移动率的gaa finfet装置，需要锗锡(gesn)纳米片/纳米线。然而，在si基板上形成的gesn纳米片/纳米线及源极/漏极(source/drain，s/d)磊晶结构可能具有错位缺陷，且从而使gaa finfet装置的装置效能降级。此外，在形成gesn纳米片/纳米线期间gesn的损失可以减小gesn纳米片/纳米线的尺寸并进一步使装置效能降级。gesn纳米片/纳米线的形成需要更高
的蚀刻选择性。术语“蚀刻选择性”可以是指在相同蚀刻条件下两种不同材料的蚀刻速率的比率。
54.本揭露中的各种实施例提供了用于形成gesn gaa半导体装置的方法。在一些实施例中，gesn gaa半导体装置可以包括鳍式结构及具有gesn的s/d磊晶结构。形成gesn gaa半导体装置的示范性方法可以包括在基板上形成缓冲层。缓冲层可以包括ge以减少错位缺陷。在一些实施例中，缓冲层可以包括具有梯度ge浓度的多个子层，以进一步减少错位缺陷。可以在缓冲层上形成堆叠的鳍式结构，且堆叠的鳍式结构可以包括第一组半导体层及第二组半导体层。第一组半导体层可以包括ge，且第二组半导体层可以包括gesn。在一些实施例中，第二组半导体层可以具有在约2％至约12％范围内的sn浓度，以增加载子移动率，诸如电洞移动率。在一些实施例中，第二组半导体层可以具有在约7％至约10％范围内的sn浓度，以增加gesn与ge之间的蚀刻选择性并改善形成gesn纳米片/纳米线的制程窗口。可以在与第二组半导体层接触的缓冲层上形成s/d磊晶结构，且栅极结构可以围绕第二组半导体层的一部分。s/d磊晶结构可以包括gesn及掺杂剂。在一些实施例中，p型s/d磊晶结构可以包括诸如硼(b)的p型掺杂剂，且n型s/d磊晶结构可以包括诸如磷(p)及砷(as)的n型掺杂剂。与ge相比，gesn可以将第二组半导体层中的载子移动率提高约2倍至约5倍。gesn gaa半导体装置可以减少短通道效应并提高装置效能。在一些实施例中，与基于si或基于sige的gaa半导体装置相比，gesn gaa半导体装置可以将ion/ioff比率增加约3％至约8％。
55.根据一些实施例，参考图1至图4描述了具有finfet 102a-102b的gesn gaa半导体装置100。图1示出根据一些实施例的gesn gaa半导体装置100的等距视图。图2示出根据一些实施例的具有gesn纳米片/纳米线的半导体层222作为finfet通道的图1中的半导体装置100的区域116的局部截面图。区域116可以沿着x-z平面穿过鳍式结构108中的一者及相邻栅极结构112中的一者。图3及图4示出根据一些实施例的沿着图2中的线a-a及线b-b的锗、锡及硼的分布轮廓。半导体装置100可以形成在基板104上，且可以包括浅沟槽隔离(shallow trench isolation，sti)区域106、鳍式结构108、设置在鳍式结构108上的栅极结构112、设置在栅极结构112的相对的两侧上的栅极间隔物114、s/d磊晶结构110及层间介电(interlayer dielectric，ild)层118。
56.在一些实施例中，finfet 102a-102b可以都是p型finfet(p-type finfets，pfet)、都是n型finfet(n-type finfets，nfets)或每个导电类型的finfet中的一者。虽然图1示出了两个gaa finfet，但是半导体装置100可以具有任何数量的gaa finfet。另外，可以经由使用出于简化目的未示出的其他结构部件(诸如接触、导电通孔、导线、介电层、钝化层、互连件等)将半导体装置100结合到集成电路(integrated circuit，ic)中。除非另有说明，否则具有相同注释的finfet 102a-102b的元件的讨论适用于彼此。
57.参考图1及图2，finfet 102a-102b可以形成在基板104上。基板104可以包括诸如硅(si)的半导体材料。在一些实施例中，基板104可以包括结晶硅基板(例如，晶圆)。在一些实施例中，基板104可以包括(i)基本半导体，诸如锗(ge)；(ii)复合半导体，诸如碳化硅(sic)；(iii)合金半导体，诸如硅锗(sige)；(iv)绝缘体上硅(silicon-on-insulator，soi)结构；(v)绝缘体上硅锗(sige)结构(silicon germanium(sige)-on insulator structure，sigeoi)；(vi)绝缘体上锗(germanium-on-insulator，geoi)结构；(vii)iii-v半导体，诸如氮化镓(gan)；及(viii)它们的组合。此外，可以根据设计要求来掺杂基板104
(例如，p型基板或n型基板)。在一些实施例中，基板104可以掺杂有p型掺杂剂(例如，硼、铟、铝或镓)或n型掺杂剂(例如，磷或砷)。
58.sti区域106可以在finfet 102a与finfet 102b之间提供与彼此的电隔离，及与基板104上的具有不同鳍式结构的相邻finfet(未示出)及/或与基板104集成或沉积在基板104上的相邻有源及无源元件(未示出)的电隔离。sti区域106可以由介电材料制成。在一些实施例中，sti区域106可以包括氧化硅、氮化硅、氧氮化硅、氟硅酸盐玻璃(fluorine-doped silicate glass，fsg)、低k介电材料及/或其他合适的绝缘材料。在一些实施例中，sti区域106可以包括多层结构。
59.鳍式结构108可以沿着x轴延伸并穿过finfet 102a-102b。本文揭示的鳍式结构的实施例可以通过任何合适的方法来图案化。例如，可以使用一或多种微影制程来图案化鳍式结构，该微影制程包括双图案化制程或多图案化制程。双图案化或多图案化制程可以将微影及自对准制程相结合，形成图案，该图案具有例如小于使用单次直接微影制程可获得的间距的间距。例如，牺牲层形成在基板之上并使用微影制程图案化。使用自对准制程在图案化的牺牲层旁边形成间隔物。然后去除牺牲层，且然后可以使用剩余的间隔物来图案化鳍式结构。
60.参考图1及图2，鳍式结构108可以包括鳍式底部部分108a、设置在鳍式底部部分108a上的磊晶缓冲层109，及设置在磊晶缓冲层109上的堆叠的鳍式部分108b。在一些实施例中，鳍式底部部分108a可以包括类似于基板104的材料。鳍式底部部分108a可以经由对基板104进行微影图案化及蚀刻形成。磊晶缓冲层109可以形成在鳍式底部部分108a上，且可以用作用于形成堆叠的鳍式部分108b的基极层。堆叠的鳍式部分108b可以形成在磊晶缓冲层109上，且可以包括堆叠的半导体层222-1、222-2及222-3(统称为“半导体层222”)，该半导体层可以呈纳米片或纳米线的形式。每个半导体层222可以形成在finfet 102a-102b的栅极结构112下方的通道区域。
61.磊晶缓冲层109可以包括与基板104相似或不同的半导体材料。在一些实施例中，磊晶缓冲层109可以包括约20原子百分比至约100原子百分比的范围内的ge。在一些实施例中，磊晶缓冲层109可以包括具有从基板104到半导体层222的梯度ge浓度的多个子层。例如，磊晶缓冲层109可以包括si子层、sige子层及ge子层。si子层可以包括si且不包括ge。sige子层可以包括浓度为约20％至约90％的ge，诸如具有约70％ge的si
0.3
ge
0.7
。ge子层可以包括浓度为约90％至约100％的ge。在一些实施例中，磊晶缓冲层109可以减少由于基板104与半导体层222及s/d磊晶结构110之间的晶格不匹配而引起的错位缺陷。
62.参考图2，磊晶缓冲层109可以具有沿z轴在约50nm至约500nm范围内的垂直尺寸109t(例如，厚度)。如果垂直尺寸109t小于约50nm，则半导体层222及s/d磊晶结构可以具有更多的磊晶生长缺陷，诸如错位缺陷。如果垂直尺寸109t大于约500nm，则磊晶缓冲层109的益处可能减少且制造成本可能增加。在一些实施例中，垂直尺寸109t可以取决于多个半导体层222。对于更大数量的半导体层222，磊晶缓冲层109可以具有更大的垂直尺寸。例如，对于两层半导体层222，垂直尺寸109t可以在约50nm至约100nm的范围内；且对于四层半导体层222，垂直尺寸109t可以在约100nm至约200nm的范围内。磊晶缓冲层109的其他尺寸及材料在本揭露的范围及精神内。
63.半导体层222可以包括与磊晶缓冲层109相似或不同的半导体材料。在一些实施例
中，n型gesn gaa finfet的半导体层222可以包括ge，且p型gesn gaa finfet的半导体层222可以包括具有在约2％至约12％范围内的sn浓度的gesn。在一些实施例中，n型及p型gesn gaa finfet的半导体层222都可以包括具有在约2％至约12％范围内的sn浓度的gesn。gesn可以比si及ge具有更高的载子移动率，诸如电洞移动率。例如，与ge相比，gesn可以将电洞移动率提高约2倍至约5倍。更高的移动率可以增加fet装置的导通电流(on-state current，ion)，减少短通道效应并提高装置效能。在一些实施例中，与基于si或sige的gaa finfet相比，gesn gaa finfet可以将ion/ioff比率提高约3％至约8％。在一些实施例中，为了更高的蚀刻选择性，半导体层222可以包括具有在约7％至约10％范围内的sn浓度的gesn。如果sn浓度小于约7％，则蚀刻选择性可能较低(例如，约1至约3)，且半导体层222的尺寸可能减小且装置效能可能衰退。如果sn浓度大于约10％，则半导体层222中的缺陷可能增加且装置效能可能衰退。
64.参考图2，半导体层222可以具有沿z轴在约5nm至约30nm范围内的垂直尺寸222t(例如，厚度)。如果垂直尺寸222t小于约5nm，则基于gesn的gaa半导体装置的装置效能可能降低。如果垂直尺寸222t大于约30nm，则半导体层222可能不提供额外的更高的移动率，且制造成本可能增加。半导体层222在相邻半导体层222之间可以具有沿z轴在约5nm至约30nm范围内的垂直尺寸222s(例如，间隔)。垂直尺寸222s可以具有与垂直尺寸222t相似的尺寸。半导体层222的其他尺寸及材料在本揭露的范围及精神内。虽然在图2中示出了三层半导体层222，但是finfet 102a-102b可以具有任意数量的半导体层222。
65.s/d磊晶结构110可以设置在磊晶缓冲层109上并与半导体层222接触。在一些实施例中，s/d磊晶结构110可以具有任何几何形状，诸如多边形、菱形、椭圆形及圆形。s/d磊晶结构110可以包括磊晶生长的半导体材料。在一些实施例中，s/d磊晶结构110可以在它们的磊晶生长期间掺杂有p型掺杂剂(例如，硼、铟、铝或镓)或n型掺杂剂(例如，磷或砷)。用于s/d磊晶结构的磊晶生长的半导体材料110可以彼此相同或不同。在一些实施例中，s/d磊晶结构110中的磊晶生长的半导体材料可以与半导体层222相同。在一些实施例中，n型s/d磊晶结构110可以包括ge，且p型s/d磊晶结构110可以包括具有在约2％至约12％范围内的sn浓度的gesn。在一些实施例中，n型及p型s/d磊晶结构110都可以包括具有在约2％至约12％范围内的sn浓度的gesn。
66.在一些实施例中，s/d磊晶结构110可以包括具有各种浓度的掺杂剂的多个磊晶子区域。例如，s/d磊晶结构110可以在邻近半导体层222及磊晶缓冲层109的磊晶子区域中具有较低的掺杂剂浓度，以减少掺杂剂向通道区域的扩散；且s/d磊晶结构110可以在邻近接触结构230的磊晶子区域中具有较高的掺杂剂浓度，以减小接触电阻。s/d磊晶结构110的其他材料及掺杂剂浓度在本揭露的范围及精神内。
67.图3示出根据一些实施例的沿图2中的线a-a的ge分布轮廓310、sn分布轮廓320及b分布轮廓330。如图3所示，s/d磊晶结构110可以沿线a-a具有实质上恒定的ge、sn及b浓度。与s/d磊晶结构110相比，磊晶缓冲层109可以具有较高的ge浓度，但是实质上没有sn或b。在一些实施例中，sn分布轮廓320及b分布轮廓可以是跨s/d磊晶结构110的梯度(图3中未示出)。例如，s/d磊晶结构110邻近接触结构230可以具有较高的b浓度及较低的sn浓度，且邻近磊晶缓冲层109可以具有较低的b浓度及较高的sn浓度。
68.图4示出根据一些实施例的沿图2中的线b-b的ge分布轮廓410、sn分布轮廓420及b
分布轮廓430。如图4所示，s/d磊晶结构110及半导体层222可以沿线b-b具有实质上相同及恒定的ge浓度。与半导体层222相比，s/d磊晶结构110可以具有较低的sn浓度及较高的b浓度。s/d磊晶结构110中的sn浓度及b浓度沿着线b-b可以是梯度的。例如，s/d磊晶结构110中的sn浓度可以随着沿着线b-b距半导体层222的距离而降低。s/d磊晶结构110中的b浓度可以随着沿着线b-b距半导体层222的距离而增加。s/d磊晶结构110中邻近半导体层222的较低的b浓度可以减少掺杂剂向半导体层222的扩散，并且从而避免装置效能降级。在一些实施例中，在实质上恒定的ge浓度的情况下，s/d磊晶结构110中的sn浓度可以随着b浓度的增加而降低。
69.在一些实施例中，半导体层222可以沿着线b-b具有实质上恒定的sn浓度。
70.参考图1及图2，栅极结构112可以是多层结构，且可以围绕半导体层222。在一些实施例中，半导体层222中的每一者可以由栅极结构112中的一者或一或多层栅极结构112围绕，其中栅极结构112可以是指“环绕栅极(gate-all-around，gaa)结构”。且finfet 102a及102b亦可以是指“gaa fet102a-102b”或“gaa finfet 102a-102b”。
71.栅极结构112中的每一者可以包括设置在半导体层222上的栅极介电层226及设置在栅极介电层226上的栅极电极228。栅极介电层226可以围绕半导体层222中的每一者，且因此使半导体层222彼此电绝缘且与导电栅极电极228电绝缘，以防止在finfet 102a-102b的操作期间栅极结构112与半导体层222之间的短路。在一些实施例中，栅极介电层226可以包括界面层及高k层。在半导体装置结构及制造制程领域中，高k可以是指大于sio2的介电常数(例如，大于约3.9)的介电常数。在一些实施例中，界面层可以包括氧化硅或锗锡氧化物(gesno2)。在一些实施例中，高k层可以包括氧化铝(al2o3)、氧化铪(hfo2)、氧化锆(zro2)及/或合适的高k介电材料。
72.在一些实施例中，栅极电极228可以包括栅极阻障层、栅极功函数层及栅极金属填充层。半导体层222中的每一者可以由一或多个栅极阻障层及一或多个栅极功函数层围绕。根据相邻半导体层222之间的空间及栅极结构112的层的厚度，半导体层222可以由一或多层栅极电极228围绕，从而填充相邻半导体层222之间的空间。在一些实施例中，栅极电极228可以包括铝(al)、氮化钛(tin)、氮化钽(tan)、钨(w)、铜(cu)及其他合适的导电材料。虽然finfet102a-102b的栅极结构112被示出为相似，但是finfet 102a-102b可以具有材料及/或电特性(例如，阈值电压及功函数数值)彼此不同的栅极结构。同样，虽然栅极结构112被示出为具有水平gaa结构，但是其他栅极结构(例如，垂直gaa结构)亦在本揭露的范围及精神内。
73.参考图1及图2，根据一些实施例，栅极间隔物114可以形成在栅极结构112的侧壁上且可以与栅极介电层226的部分物理接触。栅极间隔物114可以包括绝缘材料，诸如氧化硅、氮化硅、低k材料及它们的组合。栅极间隔物114可以包括单层或绝缘层的堆叠。栅极隔离物114可以具有介电常数小于约3.9(例如，约3.5、约3.0或约2.8)的低k材料。
74.参考图1及图2，ild层118可以设置在s/d磊晶结构110及sti区域106上。ild层118可以包括使用适合于可流动介电材料的沉积方法沉积的介电材料。例如，可以使用可流动cvd(flowable cvd，fcvd)来沉积可流动的氧化硅。在一些实施例中，介电材料可以是氧化硅。
75.半导体装置100可以包括附加元件，诸如图2所示的内部间隔物结构224及接触结
构230。为了清楚起见，半导体装置100的这些附加元件未在图1中示出。虽然图2示出了邻近两个s/d磊晶结构110形成的内部间隔物结构224及接触结构230，但是这些结构可以类似地邻近图1所示的其他s/d磊晶结构110形成。
76.内部间隔物结构224可以设置在半导体层222之间且邻近s/d磊晶结构110及栅极结构112。内部间隔物结构224可以包括介电材料，诸如氧氮化硅(sion)、碳氮化硅(sicn)、碳氧化硅(sioc)、碳氮氧化硅(siocn)、氮化硅(sin
x
)、氧化硅(sio
x
)及它们的组合。在一些实施例中，内部间隔物结构224可以包括单层或多层绝缘材料。在一些实施例中，内部间隔物结构224可以隔离栅极结构112及s/d磊晶结构110。
77.接触结构230可以用以将s/d磊晶结构110电连接到半导体装置100及/或集成电路(未示出)的其他元件。接触结构230可以设置在s/d磊晶结构110上并与的电接触。在一些实施例中，每个接触结构230可以包括金属半导体合金/复合材料层232及金属接触234。
78.金属半导体合金/复合材料层232可以设置在s/d磊晶结构110上或内。金属半导体合金/复合材料层232可以在s/d磊晶结构110与金属接触234之间提供低电阻界面。金属半导体合金/复合材料层232可以包括锗或硅与金属的复合，该金属诸如钛(ti)、镍(ni)及其他合适的金属。在一些实施例中，金属半导体合金/复合材料层232可以包括金属锗化物掺杂剂复合材料，该金属锗化物掺杂剂复合材料可以由在金属半导体合金/复合材料层232的形成期间包括的掺杂剂形成。在一些实施例中，n型s/d磊晶结构110上的金属半导体合金/复合材料层232可以包括具有约20％至约30％的ti的tige。在一些实施例中，p型s/d磊晶结构110上的金属半导体合金/复合材料层232可以包括具有约20％至约30％的ni的nige。金属接触234可以设置在金属半导体合金/复合材料层232上，且可以包括金属，诸如铂(pt)、co、w、al、钌(ru)及其他合适的金属。
79.图5是根据一些实施例的用于制造gesn gaa半导体装置100的方法500的流程图。方法500可能不限于gaa finfet装置，并且可以应用于将受益于gesn的装置，诸如平面fet、finfet等。附加制造操作可以在方法500的各种操作之间执行且为清楚及易于描述起见可以省略。可以在方法500之前、期间及/或之后提供附加制程；本文简要描述这些附加制程中的一者或多者。此外，可能不需要所有操作来执行本文提供的揭露。另外，操作中的一些可以同时执行或以不同于图5所示的次序执行。在一些实施例中，除了当前描述的操作或代替当前描述的操作，可以执行一或多个其他操作。
80.为了说明的目的，在图5中示出的操作将参考用于制造如图6至图18所示的半导体装置100的示例性制造制程来描述。图6至图7及图9至图18示出根据一些实施例的半导体装置100在其制造制程的各个阶段的局部等角视图及截面图。图8示出根据一些实施例的用于形成半导体装置100的堆叠的半导体层的制程温度与制程时间的关系。上面描述了图6至图18中具有与图1及图2中的元件相同的注释的元件。
81.参考图5，方法500开始于操作510及在基板上形成包括锗的缓冲层的制程。例如，如图6及图7所示，磊晶缓冲层109*可以形成在基板104上且可以包括锗。根据一些实施例，在形成磊晶缓冲层109*之前，可以在基板104上形成晶种层604。在形成磊晶缓冲层109*之后，可以交替的组态形成半导体层636-1、636-2、636-3及636-4(统称为“半导体层636”)及半导体层222*。图8示出根据一些实施例的用于形成晶种层604、磊晶缓冲层109*、半导体层636及222*的制程温度与制程时间的关系。
82.参考图8，可以从时间t0至时间t1用电浆或清洗气体在预清洗腔室中对基板104预清洗约50s至约200s的持续时间，以去除表面污染物及自然氧化物。电浆及清洗气体可以包括氟化氢(hf)、氨(nh3)及三氟化氮(nf3)及诸如氩气(ar)及氢气(h2)的载体气体。预清洗制程可以在约25℃至约200℃的温度下进行。
83.在预清洗制程之后，基板104可以被移动到磊晶生长腔室且可以从时间t1至时间t2在约800℃至约1100℃的温度下预烘烤约50s至约600s。预烘烤制程可以通过快速热退火(rapid thermal anneal，rta)或其他合适的退火制程来执行。在一些实施例中，预烘烤制程可以去除残留气体，诸如预清洗制程中的清洗气体、氧气及水分。在一些实施例中，预烘烤制程还可以在预清洗制程期间去除基板104的表面上的损坏。
84.参考图8，在晶种层制程604p中，可以在预烘烤制程之后进行图6及图7所示的晶种层604的沉积。晶种层604可以从时间t2至时间t3在约700℃至约800℃的温度下磊晶生长约10s至约500s的持续时间。晶种层604可以在约10托至约300托的压力下磊晶生长。在一些实施例中，晶种层604可以包括与基板104相同的组成，诸如si及sige，以减小基板104的表面粗糙度并减少在随后的磊晶缓冲层109*的生长期间的错位缺陷。在一些实施例中，晶种层604可以包括具有约20％至约30％的ge的sige。在一些实施例中，晶种层604可以具有沿z轴在约10nm至约40nm范围内的垂直尺寸604t(例如，厚度)。如果垂直尺寸604t小于约10nm，则晶种层604可能不会减少错位缺陷。如果垂直尺寸604t大于约40nm，则晶种层604的益处可能减少且制造成本可能增加。
85.在沉积晶种层604之后可以形成图6及图7所示的磊晶缓冲层109*。参考图8，在磊晶缓冲层制程109p中，磊晶缓冲层109*可以从时间t3至时间t5在约250℃至约500℃的温度下磊晶生长约10s至约1000s的持续时间。在一些实施例中，磊晶缓冲层109*可以包括ge以减少由于基板104与半导体层636及222*之间的晶格不匹配而引起的错位缺陷。在一些实施例中，磊晶缓冲层109*可以包括具有从晶种层604或基板104到半导体层636及222*的梯度ge浓度的多个子层。例如，如图8所示，磊晶缓冲层109*的第一子层可以从时间t3至时间t4沉积，且第二子层可以从时间t4至时间t5沉积。在一些实施例中，磊晶缓冲层109*可以具有沿z轴在约50nm至约500nm范围内的垂直尺寸109t(例如，厚度)。在一些实施例中，如上所述，垂直尺寸109t可以取决于多个半导体层222*。
86.参考图8，可以在沉积磊晶缓冲层109*之后进行退火制程109pa，以去除磊晶缓冲层109*中的错位缺陷。退火制程109pa可以从时间t5至时间t6在约600℃至约800℃的温度下执行约50s至约600s的持续时间。退火制程109pa之后可以以如图6及图7所示的交替组态沉积半导体层636及222*。半导体层636及222*可以在约250℃至约500℃的温度下，在约10托至约300托范围内的压力下磊晶生长。在一些实施例中，半导体层636及222*可以在相同温度下磊晶生长。半导体层636及222*可以通过原子层沉积(atomic layer deposition，ald)、分子束磊晶(molecular beam epitaxy，mbe)、化学气相沉积(chemical vapor deposition，cvd)、远端电浆cvd(remote plasma cvd，rpcvd)及其他合适的沉积方法来生长。半导体层636可以包括锗，且可以使用包括锗烷(geh4)、二锗烷(ge2h6)、氯化氢(hcl)及h2的前驱物磊晶生长。在一些实施例中，半导体层636可以具有沿z轴在约5nm至约30nm范围内的垂直尺寸636t(例如，厚度)。在一些实施例中，顶部半导体层636-4沿着z轴可以具有在约20nm至约50nm范围内的更大的垂直尺寸636tt(例如，厚度)。顶部半导体层636-4可以用
作覆盖层且在随后的鳍形成制程期间在半导体层636及222*下方进行保护。例如，顶部半导体层636-4可以在随后的鳍形成的化学机械研磨(chemical mechanical polishing，cmp)制程期间被消耗。半导体层222*可以包括锗及锡，且可以使用包括锗烷(geh4)、二锗烷(ge2h6)、氯化锡(sncl4)、氯化氢(hcl)及h2的前驱物磊晶生长。在一些实施例中，半导体层222*可以具有沿z轴在约5nm至约30nm范围内的垂直尺寸222t(例如，厚度)。
87.参考图5，在操作520中，在缓冲层上形成堆叠的鳍式结构。堆叠的鳍式结构包括包含锗的一第一半导体层及包含锗及锡的一第二半导体层。例如，如图9所示，可以在磊晶缓冲层109上形成鳍式结构108*的堆叠的鳍式部分108b*。鳍式结构108*可以使用一或多种微影制程来图案化，以蚀刻半导体层636及222*、磊晶缓冲层109*、晶种层604及基板104。sti区域106可以形成在相邻的鳍式结构108*之间以将它们彼此隔离。在图案化制程之后，鳍式结构108*可以包括鳍式底部部分108a、磊晶缓冲层109及堆叠的鳍式部分108b*。堆叠的鳍式部分108b*可以包括半导体层636*及222。在一些实施例中，半导体层636*可以包括锗，且半导体层222可以包括锗及锡。半导体层222中锡的浓度可在约2％至约12％的范围内，以增加载子移动率，诸如电洞移动率。在一些实施例中，半导体层222中锡的浓度可以在约7％至约10％的范围内，以在随后的半导体层636*的去除中增加半导体层636*与222之间的蚀刻选择性。
88.如图10所示，在形成堆叠的鳍式部分108b*之后可以形成牺牲栅极结构1012。牺牲栅极结构1012可以通过图案化制程形成在鳍式结构108*上。在一些实施例中，牺牲栅极结构1012可以包括多晶硅。栅极间隔物114可以形成在牺牲栅极结构1012的侧壁上，以在其形成制程期间保护牺牲栅极结构1012。在一些实施例中，栅极间隔物114可以包括绝缘材料，诸如氧化硅、氮化硅、低k材料及它们的组合。可以在牺牲栅极结构1012的顶表面上形成硬遮罩层1038，以在其形成制程期间保护牺牲栅极结构1012。在一些实施例中，硬遮罩层1038可以包括氮化硅及其他合适的介电材料。
89.在形成牺牲栅极结构1012之后，可以制造内部间隔物结构224。如图11至图16所示，内部间隔物结构224的制造可以包括堆叠的鳍式部分108b*的垂直蚀刻、半导体层636*的横向凹陷及内部间隔物结构224的形成。可以在牺牲栅极结构1012之间垂直蚀刻半导体层636*及222，以形成开口1142，如图11及图12所示。图12示出根据一些实施例的沿着鳍式结构108的沿着图11中的线c-c的截面图。在一些实施例中，半导体层222及636*的垂直蚀刻可以包括加偏压的蚀刻制程。在一些实施例中，加偏压的蚀刻制程可以是定向的，且半导体层222及636*可以实质上不具有横向蚀刻。在一些实施例中，加偏压的蚀刻制程可以由时间来控制，且过蚀刻可以在磊晶缓冲层109中形成骤降。
90.如图13及图14所示，在垂直蚀刻堆叠的鳍式部分108b*之后可以使半导体层636*横向凹陷。图14示出根据一些实施例的沿着鳍式结构108的沿着图13中的线c-c的截面图。在一些实施例中，可以通过湿式蚀刻制程或干式蚀刻制程使半导体层636*横向凹陷。湿式蚀刻制程可以包括蚀刻剂，诸如过氧化氢h2o2)。干式蚀刻制程可以包括三氟化氮(nf3)、四氟甲烷(cf4)或氯(cl2)的无线电频率(rf)电浆。在一些实施例中，半导体层222可具有约7％至约10％的锡浓度以增加半导体层636*与222之间的蚀刻选择性。在一些实施例中，半导体层636*可以被稍微掺杂以增加半导体层636*与222之间的蚀刻选择性。例如，半导体层636*可以掺杂有浓度为约1
×
10
20
原子/cm3至约5
×
10
20
原子/cm3的硼。在其他的一些实施例中，
代替蚀刻半导体层636*，可以使半导体层222横向凹陷，然后通过干式蚀刻制程去除半导体层222以形成锗纳米线/纳米片通道。去除半导体层222的干式蚀刻制程可以包括氯气(cl2)的无线电频率(rf)电浆。在使半导体层636*横向凹陷之后，可以在半导体层222之间形成凹部1344。
91.如图15及图16所示，可以在使半导体层636*横向凹陷之后形成内部间隔物结构224。图16示出根据一些实施例的沿着鳍式结构108的沿着图15中的线c-c的截面图。在一些实施例中，内部间隔物结构224的形成可以包括内部间隔物层的毯覆沉积及内部间隔物层的定向蚀刻。在一些实施例中，内部间隔层可以包括通过原子层沉积(atomic layer deposition，ald)、化学气相沉积(chemical vapor deposition，cvd)或其他合适的方法沉积的单层或堆叠的介电层。在一些实施例中，内部间隔层可以包括介电材料，诸如氧氮化硅(sion)、碳氮化硅(sicn)、碳氧化硅(sioc)、碳氮氧化硅(siocn)、氮化硅(sin
x
)、氧化硅(sio
x
)及它们的组合。毯覆沉积可以用介电材料填充凹部1344，并覆盖finfet 102a-102b的暴露表面。可以通过使用hf及nh3的气体混合物的干式蚀刻制程来执行内部间隔层的定向蚀刻。在定向蚀刻制程之后，可以在半导体层222与半导体层636*之间且邻近半导体层636*形成内部间隔物结构224。
92.参考图5，在操作530中，使磊晶结构形成在缓冲层上并与第二半导体层接触。磊晶结构包括锗及锡。例如，如图17所示，s/d磊晶结构110可以形成在磊晶缓冲层109上并与半导体层222接触。s/d磊晶结构110可以在约250℃至约500℃的温度下，在约10托至约300托范围内的压力下磊晶生长。s/d磊晶结构110可以通过原子层沉积(atomic layer deposition，ald)、分子束磊晶(molecular beam epitaxy，mbe)、化学气相沉积(chemical vapor deposition，cvd)、远端电浆cvd(remote plasma cvd，rpcvd)及其他合适的沉积方法来生长。s/d磊晶结构110可以包括锗及锡，且可以使用包括锗烷(geh4)、二锗烷(ge2h6)、氯化锡(sncl4)、氯化氢(hcl)及h2的前驱物磊晶生长。对于n型s/d磊晶结构110，磊晶生长制程可以进一步包括n型前驱物，诸如膦(ph3)及砷化氢(ash3)，以在它们的磊晶生长期间掺杂s/d磊晶结构110。对于p型s/d磊晶结构110，磊晶生长制程可以进一步包括p型前驱物，诸如乙硼烷(b2h6)，以在它们的磊晶生长期间掺杂s/d磊晶结构110。在一些实施例中，s/d磊晶结构110可以包括具有约2％至约12％的sn浓度的gesn，以增加载子移动率，诸如电洞移动率。在一些实施例中，n型s/d磊晶结构110可以具有约1
×
10
20
原子/cm3至约2
×
10
21
原子/cm3的硼浓度。在一些实施例中，p型s/d磊晶结构110可以具有约1
×
10
20
原子/cm3至约5
×
10
21
原子/cm3的磷浓度。
93.参考图5，在操作540中，形成栅极结构围绕第二半导体层的一部分。例如，如图1、图2及图18所示，可以围绕半导体层222的一部分形成栅极结构112。栅极结构的形成包括牺牲栅极结构1012的去除、半导体层636*的去除及栅极结构112的沉积。如图18所示，可以去除牺牲栅极结构1012及硬遮罩层1038以暴露半导体层636*。可以通过类似于使半导体层636*横向凹陷的蚀刻制程来去除半导体层636*的剩余部分，以形成开口1846。在去除半导体层636*之后，可以形成半导体层222的纳米线/纳米片。
94.栅极结构112的沉积可以包括栅极介电层226的形成及栅极电极228在开口1846中的形成，开口1846通过去除半导体层636*的剩余部分而形成。栅极介电层226可以围绕半导体层222中的每一者，且因此使半导体层222彼此电绝缘且与导电栅极电极228电绝缘，以防
止在finfet 102a-102b的操作期间栅极结构112与半导体层222之间的短路。在一些实施例中，栅极介电层226可以包括界面层及高k层。在一些实施例中，界面层可以包括氧化硅或锗锡氧化物(gesno2)。在一些实施例中，高k层可以包括氧化铝(al2o3)、氧化铪(hfo2)、氧化锆(zro2)及或合适的高k介电材料。在一些实施例中，栅极电极228可以包括铝(al)、氮化钛(tin)、氮化钽(tan)、钨(w)、铜(cu)及其他合适的导电材料。
95.在形成栅极结构112之后，可以在s/d磊晶结构110上形成接触结构230，如图2所示。接触结构230的形成可以包括金属半导体合金/复合材料层232的形成及金属接触234的形成。金属半导体合金/复合材料层232的形成可以包括在s/d磊晶结构110上沉积诸如钛(ti)、镍(ni)及其他合适的金属的金属层，然后进行热退火制程。金属半导体合金/复合材料层232可以包括锗及金属的复合。在一些实施例中，n型s/d磊晶结构110上的金属半导体合金/复合材料层232可以包括具有约20％至约30％的ti的tige。在一些实施例中，p型s/d磊晶结构110上的金属半导体合金/复合材料层232可以包括具有约20％至约30％的ni的nige。金属接触234可以沉积在金属半导体合金/化合物材料层232上，且可以包括金属，诸如铂(pt)、co、w、al、钌(ru)及其他合适的金属。
96.本揭露中的各种实施例提供了用于形成gesn gaa半导体装置100的方法。在一些实施例中，半导体装置100可以包括鳍式结构108及具有gesn的s/d磊晶结构110。如图6及图7所示，在本揭露中形成半导体装置100的示范性方法可以在基板104上形成磊晶缓冲层109*。磊晶缓冲层109*可以包括ge以减少错位缺陷。在一些实施例中，磊晶缓冲层109*可以包括具有梯度ge浓度的多个子层，以进一步减少错位缺陷。如图9所示，可以在磊晶缓冲层109上形成鳍式结构108的堆叠的鳍式部分108b*，且堆叠的鳍式部分108b*可以包括半导体层636及半导体层222*。半导体层636可以包括ge，且半导体层222*可以包括gesn。在一些实施例中，半导体层222*可以具有在约2％至约12％范围内的sn浓度，以增加载子移动率，诸如电洞移动率。在一些实施例中，半导体层222*可以具有在约7％至约10％范围内的sn浓度，以增加gesn与ge之间的蚀刻选择性并改善制程窗口。如图2所示，可以在与半导体层222接触的磊晶缓冲层109上形成s/d磊晶结构110，且可以围绕半导体层222的一部分形成栅极结构112。s/d磊晶结构110可以包括gesn及掺杂剂。在一些实施例中，p型s/d磊晶结构110可以包括诸如硼(b)的p型掺杂剂，且n型s/d磊晶结构110可以包括诸如磷(p)及砷(as)的n型掺杂剂。与ge相比，gesn可以将半导体层222中的载子移动率提高约2倍至约5倍。gesn gaa半导体装置100可以减少短通道效应并改善装置效能。在一些实施例中，与基于si或sige的gaa半导体装置相比，半导体装置可以将ion/ioff比率增加约3％至约8％。
97.在一些实施例中，一种半导体装置包括基板、基板上的缓冲层及缓冲层上的堆叠的鳍式结构。缓冲层包括锗，且堆叠的鳍式结构包括包含锗及锡的半导体层。半导体装置进一步包括围绕半导体层的一部分的栅极结构及在缓冲层上并与半导体层接触的磊晶结构。磊晶结构包括锗及锡。在一些实施例中，磊晶结构中的锡的浓度低于半导体层中的锡的浓度。在一些实施例中，磊晶结构中的锗的浓度与半导体层中的锗的浓度实质上相同。在一些实施例中，磊晶结构包含浓度比半导体层中的掺杂剂高的掺杂剂。在一些实施例中，半导体装置进一步包含在磊晶结构上的接触结构，其中接触结构包含锗。在一些实施例中，半导体层中的锡的浓度在约7％至约10％的范围内。在一些实施例中，半导体层的厚度在约5nm至约30nm的范围内。在一些实施例中，缓冲层的厚度在约50nm至约500nm的范围内。在一些实
施例中，缓冲层包含缓冲层的堆叠，且缓冲层的堆叠中的各层包含浓度彼此不同的锗。
98.在一些实施例中，一种半导体装置包括基板、基板上的缓冲层及缓冲层上的第一堆叠的鳍式结构及第二堆叠的鳍式结构。缓冲层包括锗。第一堆叠的鳍式结构及第二堆叠的鳍式结构包括多个第一半导体层及多个第二半导体层。第一半导体层及第二半导体层中的每一者包括锗及锡。半导体装置进一步包括围绕第一半导体层的第一部分的第一栅极结构及围绕第二半导体层的第二部分的第二栅极结构。半导体装置进一步包括在缓冲层上并与第一半导体层接触的第一磊晶结构及在缓冲层上并与第二半导体层接触的第二磊晶结构。第一磊晶结构包括锗、锡及第一掺杂剂。第二磊晶结构包括锗、锡及不同于第一掺杂剂的第二掺杂剂。在一些实施例中，第一磊晶结构及第二磊晶结构中的锡的浓度低于第一半导体层及第二半导体层中的锡的浓度。在一些实施例中，半导体装置进一步包含第一磊晶结构上的第一接触结构及第二磊晶结构上的第二接触结构，其中第一接触结构及第二接触结构包含锗。在一些实施例中，第一半导体层及第二半导体层中的锡的浓度在约7％至约10％的范围内。在一些实施例中，第一半导体层及第二半导体层中的每一者的厚度在约5nm至约30nm的范围内。在一些实施例中，缓冲层的厚度在约50nm至约500nm的范围内。
99.在一些实施例中，一种半导体装置的制作方法包括在基板上形成包含锗的缓冲层，且在缓冲层上形成堆叠的鳍式结构。堆叠的鳍式结构包括包含锗的第一半导体层及包含锗及锡的第二半导体层。方法进一步包括形成在缓冲层上并与第二半导体层接触的磊晶结构，及形成围绕第二半导体层的一部分的栅极结构。磊晶结构包括锗及锡。在一些实施例中，方法进一步包含在基板上形成晶种层，其中晶种层具有与基板相同的组成。在一些实施例中，方法进一步包含在磊晶结构上形成接触结构，其中接触结构包含锗。在一些实施例中，方法进一步包含去除第一半导体层的一部分以形成凹部，以及在凹部中形成内部间隔物结构。在一些实施例中，形成栅极结构的步骤包含去除第一半导体层的一部分以形成开口，以及在开口中形成围绕第二半导体层的栅极结构。
100.应当理解，“实施方式”部分而非“发明摘要”部分旨在用于解释发明申请专利范围。如发明人所预期的，“发明摘要”部分可以阐述本揭露的一或多个但不是所有可能的实施例，因此，不旨在以任何方式限制从属发明申请专利范围。
101.前述揭露概述了几个实施例的特征，使得熟悉此项技术者可以更好地理解本揭露的各方面。熟悉此项技术者将理解，他们可以容易地将本揭露用作设计或修改其他制程及结构的基础，以实现与本文介绍的实施例相同的目的及/或实现相同的优点。熟悉此项技术者还将认识到，此类等同构造不脱离本揭露的精神及范围，且在不脱离本揭露的精神及范围的情况下，它们可以进行各种改变、替换及变更。

技术特征：
1.一种半导体装置，其特征在于，包含：一基板；一缓冲层，该缓冲层在该基板上，其中该缓冲层包含锗；一堆叠的鳍式结构，该堆叠的鳍式结构在该缓冲层上，其中该堆叠的鳍式结构包括包含锗及锡的一半导体层；一栅极结构，该栅极结构围绕该半导体层的一部分；及一磊晶结构，该磊晶结构在该缓冲层上并与该半导体层接触，其中该磊晶结构包含锗及锡。2.如权利要求1所述的半导体装置，其特征在于，该磊晶结构中的锡的浓度低于该半导体层中的锡的浓度。3.如权利要求1所述的半导体装置，其特征在于，该磊晶结构中的锗的浓度与该半导体层中的锗的浓度实质上相同。4.如权利要求1所述的半导体装置，其特征在于，该磊晶结构包含一浓度比该半导体层中的一掺杂剂高的一掺杂剂。5.如权利要求1所述的半导体装置，其特征在于，进一步包含在该磊晶结构上的一接触结构，其中该接触结构包含锗。6.如权利要求1所述的半导体装置，其特征在于，该半导体层中的锡的浓度在约7％至约10％的范围内。7.如权利要求1所述的半导体装置，其特征在于，该缓冲层包含一缓冲层的堆叠，且该缓冲层的堆叠中的各层包含浓度彼此不同的锗。8.一种半导体装置，其特征在于，包含：一基板；一缓冲层，该缓冲层在该基板上，其中该缓冲层包含锗；在该缓冲层上的一第一堆叠的鳍式结构及一第二堆叠的鳍式结构，其中该第一堆叠的鳍式结构及该第二堆叠的鳍式结构分别包含多个第一半导体层及多个第二半导体层，且其中所述多个第一半导体层及所述多个第二半导体层中的每一者包含锗及锡；一第一栅极结构及一第二栅极结构，该第一栅极结构围绕所述多个第一半导体层的一第一部分，该第二栅极结构围绕所述多个第二半导体层的一第二部分；一第一磊晶结构，该第一磊晶结构在该缓冲层上并与所述多个第一半导体层接触，其中该第一磊晶结构包含锗、锡及一第一掺杂剂；及一第二磊晶结构，该第二磊晶结构在该缓冲层上并与所述多个第二半导体层接触，其中该第二磊晶结构包含锗、锡及不同于该第一掺杂剂的一第二掺杂剂。9.一种半导体装置的制作方法，其特征在于，包含以下步骤：在一基板上形成包含锗的一缓冲层；在该缓冲层上形成一堆叠的鳍式结构，其中该堆叠的鳍式结构包括包含锗的一第一半导体层及包含锗及锡的一第二半导体层；在该缓冲层上形成一磊晶结构并使其与该第二半导体层接触，其中该磊晶结构包含锗及锡；及形成围绕该第二半导体层的一部分的一栅极结构。
10.如权利要求9所述的方法，其特征在于，进一步包含以下步骤：在该基板上形成一晶种层，其中该晶种层具有与该基板相同的组成。

技术总结
本揭露描述了一种半导体装置及其制作方法，半导体装置包括基板、该基板上的缓冲层及缓冲层上的堆叠的鳍式结构。缓冲层可以包括锗，且堆叠的鳍式结构可以包括具有锗及锡的半导体层。半导体装置进一步包括围绕半导体层的一部分的栅极结构及在缓冲层上并与半导体层接触的磊晶结构。磊晶结构包括锗及锡。磊晶结构包括锗及锡。磊晶结构包括锗及锡。


技术研发人员：摩尔
受保护的技术使用者：台湾积体电路制造股份有限公司
技术研发日：2021.03.31
技术公布日：2022/5/25