Delta-Sigma调制器的制作方法

delta-sigma调制器
技术领域
1.本发明涉及集成电路技术领域，尤其是涉及一种delta-sigma调制器。


背景技术：

2.随着移动通信标准的发展，通信系统中对于模数转换器(adc)的要求在不断提高，除了要求较大的工作带宽和动态范围，还要求adc具有较低的功耗。
3.连续时间的delta-sigma调制器(ct-dsm)，是一种使用较为普遍的adc结构，其通过采用过采样、噪声整形以及数字滤波技术，实现了较高的转换精度。然而，ct-dsm在同时满足大带宽和高动态范围的情况下，只能工作在低过采样率下。为此，我们便需要对调制器的噪声性能进行优化，而这就需要引入高阶噪声传输方程(high-order noise transfer function，high-order ntf)，也就是需要用到高阶环路滤波器。但是高阶环路滤波器所引入的相位延迟会导致系统的不稳定，并且高阶环路滤波器需要用到较多的运算放大器，而运算放大器对功耗的消耗很大，最终会导致调制器的功耗较大。为了避免使用过于高阶的环路滤波器，一般会在调制器系统中采用多位的量化器，但多位量化器比起1bit的量化器，同样具有较大的功耗和较差的线性度等缺点。
4.因此，为了满足大带宽、高动态范围和低功耗的需求，在调制器的设计中，需要对环路滤波器的阶数、量化器的分辨率和过采样速率进行平衡。在c.briseno-vidrios,a.edward,a.shafik,s.palermo and j.silva-martinez,"a 75-mhz continuous-time sigma-delta modulator employing a broadband low-power highly efficient common-gate summing stage"中，通过3阶的ct-dsm实现了64.9db的sndr(信噪失真比)和75mhz的带宽，但由于过采样速率在21.3，所以调制器必须工作在3.2ghz下才能获得较高的带宽，这使得量化器架构必须使用快闪(flash)，同时在可以接受的额外环路延迟(excess loop delay，eld)情况下，量化器为4位的分辨率。而在s.ho,c.-l.lo,j.ru and j.zhao,"a 23mw 73db dynamic range 80mhz bw continuous-time delta-sigma modulator in 20nm cmos"中，这个调制器通过增加环路滤波器的阶数将过采样速率和工作频率分别降低到了13.65和2.18ghz，并同样获得了类似的带宽和sndr，然而由于数字eld补偿方案降低了量化器的速度和线性度，量化器的分辨率被限制到了3位。而在s.wu,t.kao,z.lee,p.chen and j.tsai,"a 160mhz-bw 72db-dr 40mw continuous-time delta-sigma modulator in 16nm cmos with analog isi-reduction technique"和s.huang,n.egan,d.kesharwani,f.opteynde and m.ashburn,"a125mhz-bw 71.9db-sndr vco-based ct delta-sigma adc with segmented phase-domain eld compensation in 16nm cmos"中，都有较为合理的过采样速率10以及分别为5位和7位的量化分辨率，但在前一篇文章中，环路滤波器中的放大器的低开环增益削弱了带内量化噪声的抑制能力；而在后一篇文章中，由于量化器通过一个7位的压控振荡器(vco)在低功耗下实现了高速，因而需要一个耗电的eld补偿旋转器，这也使得功耗被额外提升。


技术实现要素：

5.本发明旨在至少解决现有技术中存在的技术问题之一。为此，本发明提出了一种delta-sigma调制器，能够有效降低功耗。
6.根据本发明实施例的delta-sigma调制器，包括：环路滤波器，包括依次串联连接的多级积分器，且多级所述积分器之间形成前馈通路；多位量化器，输入端与所述环路滤波器的输出端电性连接，所述多位量化器包括依次连接的粗量化器和细量化器；延迟器，输入端与所述多位量化器的输出端电性连接；反馈dac，输入端与所述延迟器的输出端电性连接，所述反馈dac的输出端与所述环路滤波器的输入端电性连接；其中，所述前馈通路配置为补偿所述延迟器引入的额外环路延迟。
7.根据本发明实施例的delta-sigma调制器，至少具有如下有益效果：通过在多级积分器之间形成前馈通路，用级联前馈积分器的方式代替了传统的级联反馈积分器的方式，从而避免了使用过多的反馈dac来进行反馈，并且能够对延迟器所引入的额外环路延迟进行补偿，最终有效地降低delta-sigma调制器的功耗和延迟。
8.根据本发明的一些实施例，所述环路滤波器包括依次串联连接的第一级积分器、第二级积分器和第三级积分器，且所述第二级积分器为双二阶积分器。
9.根据本发明的一些实施例，所述第一级积分器包括：第一运算放大器，输出端与所述第二级积分器的输入端电性连接；第一电阻，第一端与所述第一运算放大器的输入端电性连接；第一电容，第一端与所述第一电阻的第二端电性连接，所述第一电容的第二端与所述第一运算放大器的输出端电性连接。
10.根据本发明的一些实施例，所述第二级积分器包括：第二电阻，第一端与所述第一运算放大器的输出端电性连接；第二运算放大器，输入端与所述第二电阻的第二端电性连接；第三电阻，第一端与所述第二运算放大器的输出端电性连接，所述第三电阻的第二端与所述第三级积分器的输入端电性连接；第四电阻，与所述第二运算放大器并联连接；第二电容，与所述第四电阻并联连接；第三运算放大器，输入端与所述第二电容的第一端电性连接；第五电阻，第一端与所述第三运算放大器的输出端电性连接；第三电容，第一端与所述第五电阻的第二端电性连接，所述第三电容的第二端与所述第二电容的第二端电性连接；第六电阻，第一端与所述第一运算放大器的输出端电性连接，所述第六电阻的第二端与所述第三电阻的第二端电性连接。
11.根据本发明的一些实施例，所述第三级积分器包括：第四运算放大器，输入端与所述第三电阻的第二端电性连接，所述第四运算放大器的输出端与所述多位量化器的输入端电性连接；第四电容，与所述第四运算放大器相互并联；其中，所述第六电阻还与第五电容相互并联，所述第一电阻、所述第一电容、所述第五电容、所述第四电容形成所述前馈通路。
12.根据本发明的一些实施例，所述粗量化器的量化精度为三位，所述细量化器的量化精度为四位。
13.根据本发明的一些实施例，所述粗量化器包括：第一比较器，正向输入端通过第一开关连接输入电压，所述第一比较器的正向输入端还通过第六电容接地，所述第一比较器的反向输入端接地；三个相互并联的dac，每个所述dac分别包括第二比较器，所述第二比较器的正向输入端通过第二开关连接所述输入电压，所述第二比较器的正向输入端还通过第七电容接地，所述第二比较器的正向输入端还通过第八电容连接第一切换开关的不动端，
所述第一切换开关的第一动端连接参考电压，所述第一切换开关的第二动端接地，所述第二比较器的反向输入端接地；其中，每个所述第一切换开关的状态切换由所述第一比较器的输出进行控制。
14.根据本发明的一些实施例，所述细量化器包括：相互并联的七个开关阵列，每个开关阵列包括第九电容和第二切换开关，所述第九电容的第一端通过第三开关连接所述输入电压，所述第九电容的第二端与所述第二切换开关的不动端电性连接，所述第二切换开关的第一动端连接所述参考电压，所述第二切换开关的第二动端接地；第三比较器，正向输入端与所述第九电容的第一端电性连接，所述第三比较器的正向输入端还通过第十电容接地，所述第三比较器的反向输入端接地；其中，第一个所述开关阵列的所述第二切换开关的状态切换由所述第一比较器的输出进行控制；第二个所述开关阵列和第三个所述开关阵列的所述第二切换开关的状态切换由所述第二比较器的输出进行控制；后四个所述开关阵列的所述第二切换开关的状态切换由所述第三比较器的输出进行控制。
15.根据本发明的一些实施例，所述延迟器的延迟系数为0.65。
16.根据本发明的一些实施例，所述反馈dac采用分段式结构，所述反馈dac包括多个三位msb单元和多个四位lsb单元；所述反馈dac采用不归零电流控制数模转换器。
17.本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
18.本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
19.图1为本发明实施例的delta-sigma调制器的结构示意图；
20.图2为本发明实施例的多位量化器的结构示意图；
21.附图标记：
22.环路滤波器100、第一级积分器110、第二级积分器120、第三级积分器130、多位量化器200、延迟器300、反馈dac400。
具体实施方式
23.本部分将详细描述本发明的具体实施例，本发明之较佳实施例在附图中示出，附图的作用在于用图形补充说明书文字部分的描述，使人能够直观地、形象地理解本发明的每个技术特征和整体技术方案，但其不能理解为对本发明保护范围的限制。
24.在本发明的描述中，若干的含义是一个或者多个，多个的含义是两个以上，大于、小于、超过等理解为不包括本数，以上、以下、以内等理解为包括本数。如果有描述到第一、第二只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。
25.本发明的描述中，除非另有明确的限定，设置、安装、连接等词语应做广义理解，所属技术领域技术人员可以结合技术方案的具体内容合理确定上述词语在本发明中的具体含义。
26.如图1所示，根据本发明实施例的delta-sigma调制器，包括依次连接的环路滤波
器100、多位量化器200、延迟器300和反馈dac400；其中，环路滤波器100包括依次串联连接的多级积分器，且多级积分器之间形成前馈通路，前馈通路配置为补偿延迟器300引入的额外环路延迟；多位量化器200包括依次连接的粗量化器和细量化器。
27.根据本发明实施例的delta-sigma调制器，通过在多级积分器之间形成前馈通路，用级联前馈积分器的方式代替了传统的级联反馈积分器的方式，从而避免了使用过多的反馈dac400来进行反馈，并且能够对延迟器300所引入的额外环路延迟(eld)进行补偿，最终有效地降低delta-sigma调制器的功耗和延迟。
28.具体地，如图1所示，在本发明实施例中，采用的是四阶的环路滤波器100，该环路滤波器100包括依次串联连接的第一级积分器110、第二级积分器120和第三级积分器130，且第二级积分器120为双二阶积分器。这个结构通过三级积分器来实现四阶的环路滤波器100，其中第二级积分器120用作单放大器双二阶(sab)积分器来实现二阶传输函数，从而减少功耗和环路滤波器100中的相位延迟。
29.其中，第一级积分器110包括第一运算放大器u1、第一电阻r1和第一电容c1；第一运算放大器u1的输入端通过电阻r0接收模拟信号输入，第一运算放大器u1的输出端与第二级积分器120的输入端电性连接；第一电阻r1的第一端与第一运算放大器u1的输入端电性连接，第一电阻r1的第二端与第一电容c1的第一端电性连接，第一电容c1的第二端与第一运算放大器u1的输出端电性连接。
30.第二级积分器120包括第二电阻r2、第二运算放大器u2、第三电阻r3、第四电阻r4、第二电容c2、第三运算放大器u3、第五电阻r5、第三电容c3和第六电阻r6；第二电阻r2的第一端与第一运算放大器u1的输出端电性连接，第二电阻r2的第二端与第二运算放大器u2的输入端电性连接，第二运算放大器u2的输出端与第三电阻r3的第一端电性连接，第三电阻r3的第二端与第三级积分器130的输入端电性连接；第四电阻r4与第二运算放大器u2并联连接，第二电容c2与第四电阻r4并联连接；第三运算放大器u3的输入端与第二电容c2的第一端电性连接；第五电阻r5的第一端与第三运算放大器u3的输出端电性连接，第五电阻r5的第二端与第三电容c3的第一端电性连接，第三电容c3的第二端与第二电容c2的第二端电性连接；第六电阻r6的第一端与第一运算放大器u1的输出端电性连接，第六电阻r6的第二端与第三电阻r3的第二端电性连接。
31.第三级积分器130包括第四运算放大器u4和第四电容c4；第四运算放大器u4的输入端与第三电阻r3的第二端电性连接，第四运算放大器u4的输出端与多位量化器200的输入端电性连接；第四电容c4与第四运算放大器u4相互并联。
32.其中，第六电阻r6还与第五电容c5相互并联，第一电阻r1、第一电容c1、第五电容c5和第四电容c4形成前馈通路。
33.根据本发明实施例的环路滤波器100，通过三级积分器来实现四阶的环路滤波器100，其中第二级积分器120用作单放大器双二阶积分器来实现二阶传输函数，从而减少功耗和环路滤波器100中的相位延迟；并且在三级积分器之间形成前馈通路，从而避免了使用过多的反馈dac400来进行反馈，且能够对延迟器300所引入的额外环路延迟进行补偿，最终有效地降低delta-sigma调制器的功耗和延迟；另外，通过形成前馈通路，能够降低第一级积分器110的输出摆幅，因此可以降低对第一运算放大器u1的线性度要求。
34.如图1所示，在本发明的一些实施例中，多位量化器200包括一个三位的粗量化器
和一个四位的细量化器，具有1位纠错范围。
35.具体地，如图2所示，粗量化器包括第一比较器q1和三个相互并联的dac(数模转换器)；第一比较器q1的正向输入端通过第一开关s1连接输入电压v
in
，第一比较器q1的正向输入端还通过第六电容c6接地，第一比较器q1的反向输入端接地；每个dac分别包括第二比较器q2，第二比较器q2的正向输入端通过第二开关s2连接输入电压v
in
，第二比较器q2的正向输入端还通过第七电容c7接地，第二比较器q2的正向输入端还通过第八电容c8连接第一切换开关m1的不动端，第一切换开关m1的第一动端连接参考电压v
ref
，第一切换开关m1的第二动端接地，第二比较器q2的反向输入端接地；其中，三个第一切换开关m1的状态切换是由第一比较器q1的输出进行控制的。其中，输入电压v
in
是环路滤波器100所提供的。
36.如图2所示，细量化器包括第三比较器q3和相互并联的七个开关阵列，每个开关阵列包括第九电容c9和第二切换开关m2，第九电容c9的第一端通过第三开关s3连接输入电压v
in
，第九电容c9的第二端与第二切换开关m2的不动端电性连接，第二切换开关m2的第一动端连接参考电压v
ref
，第二切换开关m2的第二动端接地；第三比较器q3的正向输入端与第九电容c9的第一端电性连接，第三比较器q3的正向输入端还通过第十电容c10接地，第三比较器q3的反向输入端接地；其中，第一个开关阵列的第二切换开关m2的状态切换由第一比较器q1的输出进行控制；第二个开关阵列和第三个开关阵列的第二切换开关m2的状态切换由第二比较器的输出进行控制；后四个开关阵列的第二切换开关m2的状态切换由第三比较器q3的输出进行控制。
37.在本发明实施例中，多位量化器200的量化过程如下：
38.在一个采样周期中，首先信号φc会控制第一开关s1和第二开关s2关闭，粗量化器开始对输入电压v
in
进行采样，在粗量化器采样结束以后，由信号φf控制第三开关s3闭合，细量化器开始进行采样。
39.在细量化器采样的同时，粗量化器的量化工作同时进行。首先是信号φ
st1
控制的第一比较器q1开始工作，得到最高位有效数字b0，b0随后输入到三个dac中的第一切换开关m1处，控制第一切换开关m1的状态，从而能够在三个第二比较器q2工作时，将第二比较器q2的输入电压减掉已经输出的b0所对应的模拟量。随后，信号φ
st2
控制三个第二比较器q2工作，输出随后的两位数字信号b1和b2；b0、b1和b2随后被馈入到细量化器中的前三个开关阵列，由细量化器解析剩余的四位数字信号。其中，b0控制第一个开关阵列的第二切换开关m2，b1和b2分别控制第二个开关阵列和第三个开关阵列的第二切换开关m2；这是因为细量化器在量化过程中，需要减掉前三位数字信号所对应的模拟量。细量化器在量化时，信号φ
st3
控制第三比较器q3工作，通过多次比较输出后四位数字信号。
40.在整个量化过程中，得益于时序的安排，粗量化过程和细量化过程之间的转换不需要解码逻辑电路或者额外的锁存电路，因而保证了整个多位量化器200的高速运行。
41.如图1所示，在本发明实施例中，采用的是z-0.65t
的延迟器，其延迟系数/eld系数为0.65。
42.如图1所示，在本发明实施例中，为了获得较好的性能和较低的成本，反馈dac400采用的是分段式结构，反馈dac400包括多个三位msb(most significant bit，最高有效位)单元和多个四位lsb(least significant bit，最低有效位)单元，分别与粗量化器和细量化器的位数相匹配，并以此避免了不必要的译码器；msb单元和lsb单元拥有不同的尺寸，与
只使用lsb单元的dac相比，避免了额外的dac驱动器的使用。此外，反馈dac400采用的是不归零(nrz，none returnto zero)电流控制数模转换器，从而抑制抖动灵敏度，达到足够的工作带宽。
43.根据本发明实施例的delta-sigma调制器，实现了一个低功耗小面积的100m带宽四阶连续时间的delta-sigma调制器，基于28nm的cmos工艺在1.4mw的功耗下实现了2g采样频率以及10过采样速率，并在100mhz带宽下达到了72.6db的sndr。
44.在本说明书的描述中，参考术语“一个实施例”、“进一步实施例”、“一些具体实施例”或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
45.尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。