电位状态判别装置的制作方法

1.本发明是有关于一种电位状态判别装置,特别是指一种能够判断浮接状态的电位状态判别装置。


背景技术：

2.在电子电路的设计中,常会透过电位状态判别装置来判断特定节点的电位状态,或是判断与特定节点有关的电路或组件的状态。然而,在现有技术中,电位状态判别装置只能够判断特定的固定电位,而无法判断特定节点是否处在浮接(floating)状态,因此限制了电位状态判别装置的应用范围。


技术实现要素：

3.本发明的一实施例提供一种电位状态判别装置,电位状态判别装置包含输入端、压降电路、下拉电路、负载电路、晶体管、上拉电路、第一输出端及第二输出端。
4.压降电路具有第一端及第二端,压降电路的第一端耦接于输入端。下拉电路具有第一端及第二端,下拉电路的第一端耦接于压降电路的第二端,而下拉电路的第二端耦接于第一参考电压端。负载电路具有第一端及第二端,负载电路的第一端耦接于第二参考电压端。晶体管具有第一端、第二端及控制端,晶体管的第一端耦接于负载电路的第二端,晶体管的第二端耦接于第一参考电压端。上拉电路具有第一端及第二端,上拉电路的第一端耦接于第二参考电压端,而上拉电路的第二端耦接于压降电路的第一端。
5.第一输出端耦接于晶体管的第一端,用以输出第一状态判别信号,而第二输出端用以输出第二状态判别信号。晶体管的控制端耦接于压降电路的第二端且第二输出端耦接于压降电路的第一端,或晶体管的控制端耦接于压降电路的第一端且第二输出端耦接于压降电路的第二端。
6.第一状态判别信号及第二状态判别信号用以判断输入端的电位状态。
附图说明
7.图1为本发明一实施例的电位状态判别装置的示意图。图2为本发明另一实施例的电位状态判别装置的示意图。图3为本发明另一实施例的电位状态判别装置的示意图。图4为本发明一实施例的电位状态判别装置的应用示意图。图5为本发明另一实施例的电位状态判别装置的示意图。图6为本发明另一实施例的电位状态判别装置的示意图。图7为本发明另一实施例的电位状态判别装置的示意图。图8为本发明另一实施例的电位状态判别装置的应用示意图。主要图示说明：100、200、300、400、500、600、700、800
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电位状态判别装置
110、410、510、810
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压降电路120、420、520、820
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下拉电路130、354、430、454、530、754、830、854
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负载电路140、440、540、840
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上拉电路250、350、450、650、750、850
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逻辑电路352、452
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与非门460、860
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内部电路462、862
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开关电路464、864
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功能电路752、852
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或非门cs1、cs2、cs3
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电流源da、d1、d2、d3
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二极管du1、du2、du3
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二极管单元idꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
侦测电流i
l1
、i
l2
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负载电流in
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输入端m1a、m1b、m2、m3、m4、m5、
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晶体管m6a、m6b、m7a、m7b、m8、m9out1、out2
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输出端ra、rb、r1、r2、r3
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电阻vn1、vn2
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参考电压端sig
d1
、sig
d2
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状态判别信号sig
ctrl
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控制信号
具体实施方式
8.图1为本发明一实施例的电位状态判别装置100的示意图。电位状态判别装置100包含输入端in、输出端out1、输出端out2、压降电路110、下拉电路120、负载电路130、晶体管m1a及上拉电路140。
9.压降电路110具有第一端及第二端,压降电路110的第一端耦接于输入端in。当电流通过压降电路110时,压降电路110会在其第一端及第二端之间对应地产生压降。
10.下拉电路120具有第一端及第二端,下拉电路120的第一端耦接于压降电路110的第二端,而下拉电路120的第二端耦接于参考电压端vn1。
11.负载电路130具有第一端及第二端,负载电路130的第一端耦接于参考电压端vn2。
12.晶体管m1a具有第一端、第二端及控制端。晶体管m1a的第一端耦接于负载电路130的第二端,晶体管m1a的第二端耦接于参考电压端vn1,而晶体管m1a的控制端耦接于压降电路110的第二端。
13.上拉电路140具有第一端及第二端,上拉电路140的第一端耦接于参考电压端vn2,而上拉电路140的第二端耦接于压降电路110的第一端。在本发明的部分实施例中,参考电压端vn2所提供的电压可高于参考电压端vn1所提供的电压。举例来说,参考电压端vn2所提
供的电压可例如但不限于是系统中的操作电压,而参考电压端vn1所提供的电压则可例如但不限于是系统中的接地电压。
14.输出端out1耦接于晶体管m1a的第一端,并可用以输出状态判别信号sig
d1
。输出端out2耦接于压降电路110的第一端,并可用以输出状态判别信号sig
d2
。电位状态判别装置100可根据输入端in的电位状态输出不同电压的状态判别信号sig
d1
及sig
d2
。也就是说,状态判别信号sig
d1
及sig
d2
可用以判断输入端in的电位状态。在本发明的部分实施例中,输入端in可耦接于特定节点,藉以判断特定节点的电位状态,或是判断与特定节点有关的电路或组件的状态。
15.举例来说,当输入端in的电位状态是处于浮接(floating)状态时,在产生适当大小的侦测电流id的情况下,侦测电流id会流经上拉电路140、压降电路110及下拉电路120,上拉电路140将对应地产生压降,输出端out2的电压可视为参考电压端vn2所提供的电压与上拉电路140所产生的压降的差值,此时输出端out2将输出具有高电压的状态判别信号sig
d2
。晶体管m1a的控制端所接收到的电压可视为由压降电路110及下拉电路120对输出端out2的电压进行分压后的电压,因此晶体管m1a的控制端会接收偏低的电压,使得晶体管m1a被截止。在此情况下,输出端out1的电压可视为参考电压端vn2所提供的电压,因此输出端out1同样会输出具有高电压的状态判别信号sig
d1
。
16.然而,当输入端in的电位状态是处于高电压状态时,在产生适当大小的侦测电流id的情况下,晶体管m1a的控制端所接收到的电压可视为由压降电路110及下拉电路120对输入端in的高电压进行分压后的电压,使得晶体管m1a的控制端处于偏高的电压,因此晶体管m1a被导通。此时,输出端out1的电压会被晶体管m1a拉低至接近参考电压端vn1所提供的电压,因此输出端out1将输出具有低电压的状态判别信号sig
d1
。此外,输出端out2的电压将由输入端in的高电压主导,因此输出端out2将输出具有高电压的状态判别信号sig
d2
。
17.再者,当输入端in的电位状态是处于低电压状态时,在产生适当大小的侦测电流id的情况下,晶体管m1a的控制端所接收到的电压可视为由压降电路110及下拉电路120对输入端in的低电压进行分压后的电压,使得晶体管m1a的控制端处于偏低的电压,因此晶体管m1a被截止。在此情况下,输出端out1的电压可视为参考电压端vn2所提供的电压,因此输出端out1将输出具有高电压的状态判别信号sig
d1
。此外,输出端out2的电压将由输入端in的低电压主导,因此输出端out2将输出具有低电压的状态判别信号sig
d2
。
18.如此一来,透过状态判别信号sig
d1
及sig
d2
就可以判断输入端in的电位状态。也就是说,当状态判别信号sig
d1
及sig
d2
皆为高电压时,表示输入端in的电位状态是处于浮接状态。而当状态判别信号sig
d1
及sig
d2
为相异的电压时,则表示输入端in的电位状态是处于高电压或低电压状态。
19.侦测电流id的电流值可设计为在输入端in的电位状态是处于高电压状态时,能促使晶体管m1a的控制端提升至足够高的电压以导通晶体管m1a,并且在输入端in的电位状态是处于低电压状态或处于浮接状态时,能促使晶体管m1a的控制端调整至偏低的电压以截止晶体管m1a。在本发明的部分实施例中,可透过适当地设计上拉电路140、压降电路110及下拉电路120,藉以产生适当大小的侦测电流id。
20.图2为本发明另一实施例的电位状态判别装置200的示意图。电位状态判别装置200与电位状态判别装置100具有相似的结构并且可以根据相似的原理操作,然而电位状态
判别装置200还可包含逻辑电路250。
21.逻辑电路250可耦接于输出端out1及out2,用以根据状态判别信号sig
d1
及sig
d2
产生与输入端in的电位状态有关的控制信号sig
ctrl
。也就是说,透过逻辑电路250,电位状态判别装置200可根据输入端in的电位状态输出不同电压的控制信号sig
ctrl
,并藉以判断输入端in的电位状态。
22.图3为本发明另一实施例的电位状态判别装置300的示意图。电位状态判别装置300与电位状态判别装置200具有相似的结构并且可以根据相似的原理操作,然而电位状态判别装置300的逻辑电路350可包含与非门(nand gate)352及负载电路354。
23.与非门352具有第一输入端、第二输入端及输出端,与非门352的第一输入端耦接于输出端out1,与非门352的第二输入端耦接于输出端out2,而与非门352的输出端用以输出控制信号sig
ctrl
。
24.负载电路354具有第一端及第二端,负载电路354的第一端耦接于参考电压端vn2,而负载电路354的第二端耦接于与非门352的输出端。
25.电位状态判别装置300可根据输入端in的电位状态输出不同电压的控制信号sig
ctrl
。举例来说,根据图1,当输入端in的电位状态是处于浮接状态时,输出端out1会输出具有高电压的状态判别信号sig
d1
,且输出端out2会输出具有高电压的状态判别信号sig
d2
。如此一来,与非门352的输出端将输出具有低电压的控制信号sig
ctrl
。
26.此外,当输入端in的电位状态是处于高电压状态时,输出端out1会输出具有低电压的状态判别信号sig
d1
,且输出端out2会输出具有高电压的状态判别信号sig
d2
。如此一来,与非门352的输出端将输出具有高电压的控制信号sig
ctrl
。
27.再者,当输入端in的电位状态是处于低电压状态时,输出端out1会输出具有高电压的状态判别信号sig
d1
,且输出端out2会输出具有低电压的状态判别信号sig
d2
。如此一来,与非门352的输出端也将输出具有高电压的控制信号sig
ctrl
。
28.也就是说,透过控制信号sig
ctrl
就可以判断输入端in的电位状态。在图3中,当控制信号sig
ctrl
为低电压时,表示输入端in的电位状态是处于浮接状态。而当控制信号sig
ctrl
为高电压时,则表示输入端in的电位状态是处于高电压或低电压状态。在本发明的其他实施例中,逻辑电路350也可能利用其他的逻辑运算来产生控制信号sig
ctrl
,以配合系统实际操作的需求。
29.图4为本发明一实施例的电位状态判别装置400的应用示意图。电位状态判别装置400可为图3的电位状态判别装置300的实施态样之一,并可根据相似的原理操作。电位状态判别装置400可包含输入端in、输出端out1、输出端out2、压降电路410、下拉电路420、负载电路430、晶体管m1a、上拉电路440及逻辑电路450。
30.压降电路410可包含至少一晶体管、至少一二极管、至少一电阻或所述三项的任意组合,而下拉电路420可包含至少一晶体管、至少一二极管、至少一电阻或所述三项的任意组合。举例来说,在图4中,压降电路410可包含彼此串联的电阻ra及二极管da,而下拉电路420可包含电阻rb。在本发明其他实施例中,二极管da可替换为以二极管方式连接(diode connected)的晶体管。
31.在本发明的部分实施例中,负载电路430可包含电流源cs1,而电流源cs1可包含至少一晶体管、至少一二极管、至少一电阻或所述三项的任意组合。举例来说,在图4中,电流
源cs1可包含晶体管m2及电阻r1。
32.晶体管m2可以是场效晶体管(field effect transistor,fet)。在本发明的部分实施例中,晶体管m2可为耗尽型(depletion mode,d-mode)假晶高速电子移动晶体管(pseudomorphic high electron mobility transistor,phemt)。晶体管m2具有第一端、第二端及控制端,晶体管m2的第一端耦接于负载电路430的第一端。电阻r1具有第一端及第二端,电阻r1的第一端耦接于晶体管m2的第二端,电阻r1的第二端可直接或间接耦接于晶体管m2的控制端及负载电路430的第二端。以电阻r1的第二端直接耦接于晶体管m2的控制端及负载电路430的第二端,且负载电路430的第二端的电压被拉低(亦即此时输出端out1输出具有低电压的状态判别信号sig
d1
)为例,晶体管m2的控制端为接收偏低的电压,使得晶体管m2被导通。晶体管m2的第二端的电压可视为输出端out1的电压减去晶体管m2的控制端和第二端之间的电压差。而流经电流源cs1的负载电流i
l1
可视为晶体管m2的第二端的电压除以电阻r1的阻值。由于电阻r1的阻值与负载电流i
l1
的电流值成反比关系,因此,可透过选择具有大阻值的电阻r1(例如1mω)以使负载电流i
l1
减少(例如小于1μa),从而降低电位状态判别装置400的漏电流(leakage current)及耗电。然而,大阻值的电阻r1会占据电位状态判别装置400较多的电路面积(例如电流源cs1的电路面积会增加为原电路面积的1倍)。
33.为改善上述情况,电流源cs1还可包含二极管单元du1。二极管单元du1具有第一端及第二端,二极管单元du1的第一端耦接于电阻r1的第二端,二极管单元du1的第二端耦接于晶体管m2的控制端及负载电路430的第二端。亦即,电阻r1的第二端间接耦接于晶体管m2的控制端及负载电路430的第二端。二极管单元du1可包含至少一晶体管、至少一二极管或所述二项的任意组合。在本发明的部分实施例中,可选用具有较小尺寸的至少一晶体管及/或至少一二极管。举例来说,在图4中,二极管单元du1可包含晶体管m3及二极管d1。晶体管m3具有第一端、第二端及控制端,晶体管m3的第一端耦接于二极管单元du1的第一端。二极管d1具有第一端及第二端,二极管d1的第一端耦接于晶体管m3的第二端,而二极管d1的第二端耦接于二极管单元du1的第二端。此外,晶体管m3可以二极管的方式连接。在本发明的部分实施例中,电阻r1、晶体管m3及二极管d1可用于限流。如此一来,当负载电路430的第二端的电压被拉低时,晶体管m2的控制端为接收偏低的电压,使得晶体管m2被导通。晶体管m2的第二端的电压可视为输出端out1的电压减去晶体管m2的控制端和第二端之间的电压差。而流经电流源cs1的负载电流i
l1
可视为晶体管m2的第二端的电压减去晶体管m3与二极管d1所产生的压降后再除以电阻r1的阻值。换句话说,相较于利用具有大阻值的电阻r1以减少负载电流i
l1
(例如小于1μa)的作法,透过设置二极管单元du1,不仅可选择具有较小阻值的电阻r1(例如0.4mω)以减少负载电流i
l1
(例如小于1μa),还可降低电流源cs1于电位状态判别装置400中所需占据的电路面积(例如电流源cs1的电路面积会增加为原电路面积的0.4倍)。在本发明其他实施例中,可根据所需的负载电流i
l1
的电流值设计二极管单元du1。
34.在本发明的部分实施例中,上拉电路440可包含电流源cs2,而电流源cs2可包含至少一晶体管、至少一二极管、至少一电阻或所述三项的任意组合。举例来说,在图4中,电流源cs2可包含晶体管m4及电阻r2。
35.晶体管m4可以是fet。在本发明的部分实施例中,晶体管m4可为d-mode phemt。晶体管m4具有第一端、第二端及控制端,晶体管m4的第一端耦接于上拉电路440的第一端。电阻r2具有第一端及第二端,电阻r2的第一端耦接于晶体管m4的第二端,电阻r2的第二端可
直接或间接耦接于晶体管m4的控制端及上拉电路440的第二端。以电阻r2的第二端直接耦接于晶体管m4的控制端及上拉电路440的第二端,且上拉电路440的第二端的电压被拉低(亦即此时输入端in的电位状态是处于低电压状态)为例,晶体管m4的控制端为接收偏低的电压,使得晶体管m4被导通。晶体管m4的第二端的电压可视为输入端in的电压减去晶体管m4的控制端和第二端之间的电压差。而流经电流源cs2的侦测电流id可视为晶体管m4的第二端的电压除以电阻r2的阻值。由于电阻r2的阻值与侦测电流id的电流值成反比关系,因此,可透过选择具有大阻值的电阻r2(例如1mω)以使侦测电流id减少(例如小于1μa),从而降低电位状态判别装置400的漏电流及耗电。然而,大阻值的电阻r2会占据电位状态判别装置400较多的电路面积(例如电流源cs2的电路面积会增加为原电路面积的1倍)。
36.为改善上述情况,电流源cs2还可包含二极管单元du2。二极管单元du2具有第一端及第二端,二极管单元du2的第一端耦接于电阻r2的第二端,二极管单元du2的第二端耦接于晶体管m4的控制端及上拉电路440的第二端。亦即,电阻r2的第二端间接耦接于晶体管m4的控制端及上拉电路440的第二端。二极管单元du2可包含至少一晶体管、至少一二极管或所述二项的任意组合。在本发明的部分实施例中,可选用具有较小尺寸的至少一晶体管及/或至少一二极管。举例来说,在图4中,二极管单元du2可包含晶体管m5及二极管d2。晶体管m5具有第一端、第二端及控制端,晶体管m5的第一端耦接于二极管单元du2的第一端。二极管d2具有第一端及第二端,二极管d2的第一端耦接于晶体管m5的第二端,而二极管d2的第二端耦接于二极管单元du2的第二端。此外,晶体管m5可以二极管的方式连接。在本发明的部分实施例中,电阻r2、晶体管m5及二极管d2可用于限流。如此一来,当上拉电路440的第二端的电压被拉低时,晶体管m4的控制端为接收偏低的电压,使得晶体管m4被导通。晶体管m4的第二端的电压可视为输入端in的电压减去晶体管m4的控制端和第二端之间的电压差。而流经电流源cs2的侦测电流id可视为晶体管m4的第二端的电压减去晶体管m5与二极管d2所产生的压降后再除以电阻r2的阻值。换句话说,相较于利用具有大阻值的电阻r2以减少侦测电流id(例如小于1μa)的作法,透过设置二极管单元du2,不仅可选择具有较小阻值的电阻r2(例如0.4mω)以减少侦测电流id(例如小于1μa),还可降低电流源cs2于电位状态判别装置400中所需占据的电路面积(例如电流源cs2的电路面积会增加为原电路面积的0.4倍)。在本发明其他实施例中,可根据所需的侦测电流id的电流值设计二极管单元du2。
37.逻辑电路450可包含与非门452及负载电路454。与非门452可包含晶体管m6a及晶体管m7a。晶体管m6a具有第一端、第二端及控制端,晶体管m6a的第一端耦接于与非门452的输出端,而晶体管m6a的控制端耦接于与非门452的第一输入端。晶体管m7a具有第一端、第二端及控制端,晶体管m7a的第一端耦接于晶体管m6a的第二端,晶体管m7a的第二端耦接于参考电压端vn1,而晶体管m7a的控制端耦接于与非门452的第二输入端。
38.此外,在本发明的部分实施例中,负载电路454可包含电流源cs3,而电流源cs3可包含至少一晶体管、至少一二极管、至少一电阻或所述三项的任意组合。举例来说,在图4中,电流源cs3可包含晶体管m8及电阻r3。
39.晶体管m8可以是fet。在本发明的部分实施例中,晶体管m8可为d-mode phemt。晶体管m8具有第一端、第二端及控制端,晶体管m8的第一端耦接于负载电路454的第一端。电阻r3具有第一端及第二端,电阻r3的第一端耦接于晶体管m8的第二端,电阻r3的第二端可直接或间接耦接于晶体管m8的控制端及负载电路454的第二端。以电阻r3的第二端直接耦
接于晶体管m8的控制端及负载电路454的第二端,且负载电路454的第二端的电压被拉低(亦即此时与非门452的输出端输出具有低电压的控制信号sig
ctrl
)为例,晶体管m8的控制端为接收偏低的电压,使得晶体管m8被导通。晶体管m8的第二端的电压可视为与非门452的输出端的电压减去晶体管m8的控制端和第二端之间的电压差。而流经电流源cs3的负载电流i
l2
可视为晶体管m8的第二端的电压除以电阻r3的阻值。由于电阻r3的阻值与负载电流i
l2
的电流值成反比关系,因此,可透过选择具有大阻值的电阻r3(例如1mω)以使负载电流i
l2
减少(例如小于1μa),从而降低电位状态判别装置400的漏电流及耗电。然而,大阻值的电阻r3会占据电位状态判别装置400较多的电路面积(例如电流源cs3的电路面积会增加为原电路面积的1倍)。
40.为改善上述情况,电流源cs3还可包含二极管单元du3。二极管单元du3具有第一端及第二端,二极管单元du3的第一端耦接于电阻r3的第二端,二极管单元du3的第二端耦接于晶体管m8的控制端及负载电路454的第二端。亦即,电阻r3的第二端间接耦接于晶体管m8的控制端及负载电路454的第二端。二极管单元du3可包含至少一晶体管、至少一二极管或所述二项的任意组合。在本发明的部分实施例中,可选用具有较小尺寸的至少一晶体管及/或至少一二极管。举例来说,在图4中,二极管单元du3可包含晶体管m9及二极管d3。晶体管m9具有第一端、第二端及控制端,晶体管m9的第一端耦接于二极管单元du3的第一端。二极管d3具有第一端及第二端,二极管d3的第一端耦接于晶体管m9的第二端,而二极管d3的第二端耦接于二极管单元du3的第二端。此外,晶体管m9可以二极管的方式连接。在本发明的部分实施例中,电阻r3、晶体管m9及二极管d3可用于限流。如此一来,当负载电路454的第二端的电压被拉低时,晶体管m8的控制端为接收偏低的电压,使得晶体管m8被导通。晶体管m8的第二端的电压可视为与非门452的输出端的电压减去晶体管m8的控制端和第二端之间的电压差。而流经电流源cs3的负载电流i
l2
可视为晶体管m8的第二端的电压减去晶体管m9与二极管d3所产生的压降后再除以电阻r3的阻值。换句话说,相较于利用具有大阻值的电阻r3以减少负载电流i
l2
(例如小于1μa)的作法,透过设置二极管单元du3,不仅可选择具有较小阻值的电阻r3(例如0.4mω)以减少负载电流i
l2
(例如小于1μa),还可降低电流源cs3于电位状态判别装置400中所需占据的电路面积(例如电流源cs3的电路面积会增加为原电路面积的0.4倍)。在本发明其他实施例中,可根据所需的负载电流i
l2
的电流值设计二极管单元du3。
41.在图4中,当输入端in的电位状态是处于浮接状态时,状态判别信号sig
d1
及sig
d2
皆会具有高电压,使得晶体管m6a及m7a被导通。与非门452的输出端的电压会被晶体管m6a及m7a拉低至接近参考电压端vn1所提供的电压,因此与非门452的输出端将输出具有低电压的控制信号sig
ctrl
。
42.当输入端in的电位状态是处于高电压状态时,状态判别信号sig
d1
会具有低电压,且状态判别信号sig
d2
会具有高电压,使得晶体管m6a被截止,而晶体管m7a被导通。与非门452的输出端的电压可视为参考电压端vn2所提供的电压,因此与非门452的输出端将输出具有高电压的控制信号sig
ctrl
。
43.当输入端in的电位状态是处于低电压状态时,状态判别信号sig
d1
会具有高电压,且状态判别信号sig
d2
会具有低电压,使得晶体管m6a被导通,而晶体管m7a被截止。与非门452的输出端的电压可视为参考电压端vn2所提供的电压,因此与非门452的输出端也将输
出具有高电压的控制信号sig
ctrl
。
44.在本发明的部分实施例中,电位状态判别装置400可将控制信号sig
ctrl
提供给内部电路460使用。在此情况下,电位状态判别装置400中的逻辑电路450可耦接于内部电路460。内部电路460可包含开关电路462及功能电路464。开关电路462耦接于逻辑电路450,而功能电路464耦接于开关电路462。功能电路464可用来执行特定的功能。举例来说,控制信号sig
ctrl
还可用以切换内部电路460的操作状态。当控制信号sig
ctrl
具有低电压时,开关电路462可被截止,进而禁能(disable)功能电路464。当控制信号sig
ctrl
具有高电压时,开关电路462可被导通,进而致能(enable)功能电路464,以使功能电路464得以执行特定的功能。在本发明的部分实施例中,电位状态判别装置400及内部电路460可设置于同一芯片(chip)中,而电位状态判别装置400的输入端in可耦接于该芯片的特定接脚(pin),藉以判断特定接脚的电位状态。
45.在本发明其他实施例中,电位状态判别装置400所输出的控制信号sig
ctrl
也可能以其他的方式被其他电路所使用,或与其他电路直接作动,而不限应用于控制内部电路460。
46.图5为本发明另一实施例的电位状态判别装置500的示意图。电位状态判别装置500与电位状态判别装置100具有相似的结构并可根据类似的原理操作。电位状态判别装置500可包含输入端in、输出端out1、输出端out2、压降电路510、下拉电路520、负载电路530、晶体管m1b及上拉电路540。且晶体管m1b的控制端可耦接于压降电路510的第一端,而输出端out2则可耦接于压降电路510的第二端。
47.在图5的实施例中,电位状态判别装置500亦可根据输入端in的电位状态输出不同电压的状态判别信号sig
d1
及sig
d2
。也就是说,状态判别信号sig
d1
及sig
d2
可用以判断输入端in的电位状态。在本发明的部分实施例中,输入端in可耦接于特定节点,藉以判断特定节点的电位状态,或是判断与特定节点有关的电路或组件的状态。
48.举例来说,当输入端in的电位状态是处于浮接状态时,在产生适当大小的侦测电流id的情况下,侦测电流id会流经上拉电路540、压降电路510及下拉电路520,上拉电路540将对应地产生压降,晶体管m1b的控制端所接收到的电压可视为参考电压端vn2所提供的电压与上拉电路540所产生的压降的差值,因此晶体管m1b的控制端会接收偏高的电压,使得晶体管m1b被导通。此时,输出端out1的电压会被晶体管m1b拉低至接近参考电压端vn1所提供的电压,因此输出端out1将输出具有低电压的状态判别信号sig
d1
。此外,输出端out2的电压可视为由压降电路510及下拉电路520对晶体管m1b的控制端的电压进行分压后的电压,因此输出端out2同样会输出具有低电压的状态判别信号sig
d2
。
49.当输入端in的电位状态是处于高电压状态时,晶体管m1b的控制端所接收到的电压为输入端in的高电压,使得晶体管m1b被导通。此时,输出端out1的电压会被晶体管m1b拉低至接近参考电压端vn1所提供的电压,因此输出端out1将输出具有低电压的状态判别信号sig
d1
。在产生适当大小的侦测电流id的情况下,输出端out2的电压可视为由压降电路510及下拉电路520对输入端in的高电压进行分压后的电压,使得输出端out2会输出具有高电压的状态判别信号sig
d2
。
50.再者,当输入端in的电位状态是处于低电压状态时,晶体管m1b的控制端所接收到的电压为输入端in的低电压,使得晶体管m1b被截止。在此情况下,输出端out1的电压可视
为参考电压端vn2所提供的电压,因此输出端out1会输出具有高电压的状态判别信号sig
d1
。在产生适当大小的侦测电流id的情况下,输出端out2的电压可视为由压降电路510及下拉电路520对输入端in的低电压进行分压后的电压,使得输出端out2会输出具有低电压的状态判别信号sig
d2
。
51.如此一来,透过状态判别信号sig
d1
及sig
d2
就可以判断输入端in的电位状态。也就是说,当状态判别信号sig
d1
及sig
d2
皆为低电压时,表示输入端in的电位状态是处于浮接状态。而当状态判别信号sig
d1
及sig
d2
为相异的电压时,则表示输入端in的电位状态是处于高电压或低电压状态。
52.侦测电流id的电流值可设计为在输入端in的电位状态是处于高电压状态时,能促使输出端out2具有高电压,并且在输入端in的电位状态是处于低电压或浮接状态时,能促使输出端out2具有低电压。除此之外,在输入端in的电位状态是处于浮接状态时,还能促使晶体管m1b的控制端提升至足够高的电压以导通晶体管m1b。在本发明的部分实施例中,可透过适当地设计上拉电路540、压降电路510及下拉电路520,藉以产生适当大小的侦测电流id。
53.图6为本发明另一实施例的电位状态判别装置600的示意图。电位状态判别装置600与电位状态判别装置500具有相似的结构并可根据类似的原理操作,然而电位状态判别装置600还可包含逻辑电路650。
54.逻辑电路650可耦接于输出端out1及out2,用以根据状态判别信号sig
d1
及sig
d2
产生与输入端in的电位状态有关的控制信号sig
ctrl
。也就是说,透过逻辑电路650,电位状态判别装置600可根据输入端in的电位状态输出不同电压的控制信号sig
ctrl
,并藉以判断输入端in的电位状态。
55.图7为本发明另一实施例的电位状态判别装置700的示意图。电位状态判别装置700与电位状态判别装置600具有相似的结构并可根据类似的原理操作,然而电位状态判别装置700中的逻辑电路750可包含或非门(nor gate)752及负载电路754。
56.或非门752具有第一输入端、第二输入端及输出端,或非门752的第一输入端耦接于输出端out1,或非门752的第二输入端耦接于输出端out2,而或非门752的输出端可输出控制信号sig
ctrl
。
57.负载电路754具有第一端及第二端,负载电路754的第一端耦接于参考电压端vn2,而负载电路754的第二端耦接于或非门752的输出端。
58.电位状态判别装置700可根据输入端in的电位状态输出不同电压的控制信号sig
ctrl
。举例来说,根据图5,当输入端in的电位状态是处于浮接状态时,输出端out1会输出具有低电压的状态判别信号sig
d1
,且输出端out2会输出具有低电压的状态判别信号sig
d2
。如此一来,或非门752的输出端将输出具有高电压的控制信号sig
ctrl
。
59.此外,当输入端in的电位状态是处于高电压状态时,输出端out1会输出具有低电压的状态判别信号sig
d1
,且输出端out2会输出具有高电压的状态判别信号sig
d2
。如此一来,或非门752的输出端将输出具有低电压的控制信号sig
ctrl
。
60.再者,当输入端in的电位状态是处于低电压状态时,输出端out1会输出具有高电压的状态判别信号sig
d1
,且输出端out2会输出具有低电压的状态判别信号sig
d2
。如此一来,或非门752的输出端也将输出具有低电压的控制信号sig
ctrl
。
61.也就是说,透过控制信号sig
ctrl
就可以判断输入端in的电位状态。在图7中,当控制信号sig
ctrl
为高电压时,表示输入端in的电位状态是处于浮接状态。而当控制信号sig
ctrl
为低电压时,则表示输入端in的电位状态是处于高电压或低电压状态。在本发明的其他实施例中,逻辑电路750也可能利用其他的逻辑运算来产生控制信号sig
ctrl
,以配合系统实际操作的需求。
62.图8为本发明另一实施例的电位状态判别装置800的应用示意图。电位状态判别装置800可为图7的电位状态判别装置700的实施态样之一,并可根据类似的原理操作。电位状态判别装置800可包含输入端in、输出端out1、输出端out2、压降电路810、下拉电路820、负载电路830、晶体管m1b、上拉电路840及逻辑电路850。在本发明的部分实施例中,电位状态判别装置800可将控制信号sig
ctrl
提供给内部电路860使用。在此情况下,电位状态判别装置800中的逻辑电路850可耦接于内部电路860。
63.在图8的实施例中,压降电路810可与压降电路410以相同结构来实作,下拉电路820可与下拉电路420以相同结构来实作,负载电路830可与负载电路430以相同结构来实作,上拉电路840可与上拉电路440以相同的结构来实作,而内部电路860可与内部电路460以相同的结构来实现,故不赘述。
64.逻辑电路850可包含或非门852及负载电路854。或非门852可包含晶体管m6b及晶体管m7b。晶体管m6b具有第一端、第二端及控制端,晶体管m6b的第一端耦接于或非门852的输出端,晶体管m6b的第二端耦接于参考电压端vn1,而晶体管m6b的控制端耦接于或非门852的第一输入端。晶体管m7b具有第一端、第二端及控制端,晶体管m7b的第一端耦接于晶体管m6b的第一端,晶体管m7b的第二端耦接于参考电压端vn1,而晶体管m7b的控制端耦接于或非门852的第二输入端。在图8的实施例中,负载电路854可与负载电路454以相同的结构来实作,故不赘述。
65.在图8中,当输入端in的电位状态是处于浮接状态时,状态判别信号sig
d1
及sig
d2
皆会具有低电压,使得晶体管m6b及m7b被截止。或非门852的输出端的电压可视为参考电压端vn2所提供的电压,因此或非门852的输出端将输出具有高电压的控制信号sig
ctrl
。
66.当输入端in的电位状态是处于高电压状态时,状态判别信号sig
d1
会具有低电压,且状态判别信号sig
d2
会具有高电压,使得晶体管m6b被截止,而晶体管m7b被导通。或非门852的输出端的电压会被晶体管m7b拉低至接近参考电压端vn1所提供的电压,因此或非门852的输出端将输出具有低电压的控制信号sig
ctrl
。
67.当输入端in的电位状态是处于低电压状态时,状态判别信号sig
d1
会具有高电压,且状态判别信号sig
d2
会具有低电压,使得晶体管m6b被导通,而晶体管m7b被截止。或非门852的输出端的电压会被晶体管m6b拉低至接近参考电压端vn1所提供的电压,因此或非门852的输出端也将输出具有低电压的控制信号sig
ctrl
。
68.在本发明的部分实施例中,不论是图1或图5中的状态判别信号sig
d1
及sig
d2
,或者是图2、图3、图6或图7中的控制信号sig
ctrl
,除了用以判断输入端in的电位状态外,亦可提供给其他电路所使用,或与其他电路直接作动,例如状态判别信号sig
d1
及sig
d2
或者是控制信号sig
ctrl
可用于控制其后端电路。
69.在本发明的部分实施例中,可根据不同的应用或根据系统的需求,选择性地设置逻辑电路。举例来说,当电位状态判别装置的后端电路为单端输入时,可设置逻辑电路,如
图2、图3、图4、图6、图7或图8。而当电位状态判别装置的后端电路为双端输入时,则可省略逻辑电路,如图1或图5。
70.晶体管m1a、m1b、m3、m5、m9、m6a、m7a、m6b或m7b可以是fet。在本发明的部分实施例中,晶体管m1a、m1b、m3、m5、m9、m6a、m7a、m6b或m7b可为增强型(enhancement mode,e-mode)phemt。当晶体管为e-mode phemt,并且以二极管的方式连接时,晶体管的控制端可耦接于其第一端,例如图4或图8中的晶体管m3、m5及m9。然而当晶体管为d-mode phemt,并且以二极管的方式连接时,则晶体管的控制端将可耦接于其第二端。晶体管m1a至m9的第一端可为漏极,第二端可为源极,控制端可为栅极。上述晶体管可使用砷化镓(gaas)工艺(process)。
71.综上所述,本发明的实施例所提供的电位状态判别装置能够判断某一特定节点的电位状态,例如是否为浮接状态、高电压状态或低电压状态。如此一来,就能够增加可供判别的电位状态,使得电路设计更具弹性,也扩展了电位状态判别装置的应用范围。以上所述仅为本发明的较佳实施例,凡依本发明权利要求范围所做的等同变化与修饰,皆应属本发明的涵盖范围。

技术特征：
1.一种电位状态判别装置,其特征在于，包含:一输入端；一压降电路,具有一第一端耦接于该输入端,及一第二端；一下拉电路,具有一第一端耦接于该压降电路的该第二端,及一第二端耦接于一第一参考电压端；一第一负载电路,具有一第一端耦接于一第二参考电压端,及一第二端；一第一晶体管,具有一第一端耦接于该第一负载电路的该第二端,一第二端耦接于该第一参考电压端,及一控制端；一上拉电路,具有一第一端耦接于该第二参考电压端,及一第二端耦接于该压降电路的该第一端；一第一输出端,耦接于该第一晶体管的该第一端,用以输出一第一状态判别信号；及一第二输出端,用以输出一第二状态判别信号,其中该第一晶体管的该控制端耦接于该压降电路的该第二端且该第二输出端耦接于该压降电路的该第一端,或该第一晶体管的该控制端系耦接于该压降电路的该第一端且该第二输出端耦接于该压降电路的该第二端；其中该第一状态判别信号及该第二状态判别信号是用以判断该输入端的一电位状态。2.如权利要求1所述的电位状态判别装置,其特征在于，其中该压降电路包含至少一晶体管、至少一二极管、至少一电阻或所述三项的任意组合。3.如权利要求1所述的电位状态判别装置,其特征在于，其中该下拉电路包含至少一晶体管、至少一二极管、至少一电阻或所述三项的任意组合。4.如权利要求1所述的电位状态判别装置,其特征在于，其中该第一负载电路包含一第一电流源。5.如权利要求4所述的电位状态判别装置,其特征在于，其中该第一电流源包含至少一晶体管、至少一二极管、至少一电阻或所述三项的任意组合。6.如权利要求4所述的电位状态判别装置,其特征在于，其中该第一电流源包含:一第二晶体管,具有一第一端耦接于该第一负载电路的该第一端,一第二端,及一控制端；一第一电阻,具有一第一端耦接于该第二晶体管的该第二端,及一第二端；及一第一二极管单元,具有一第一端耦接于该第一电阻的该第二端,及一第二端耦接于该第二晶体管的该控制端及该第一负载电路的该第二端。7.如权利要求1所述的电位状态判别装置,其特征在于，其中该上拉电路包含一第二电流源。8.如权利要求7所述的电位状态判别装置,其特征在于，其中该第二电流源包含至少一晶体管、至少一二极管、至少一电阻或所述三项的任意组合。9.如权利要求7所述的电位状态判别装置,其特征在于，其中该第二电流源包含:一第三晶体管,具有一第一端耦接于该上拉电路的该第一端,一第二端,及一控制端；一第二电阻,具有一第一端耦接于该第三晶体管的该第二端,及一第二端；及一第二二极管单元,具有一第一端耦接于该第二电阻的该第二端,及一第二端耦接于该第三晶体管的该控制端及该上拉电路的该第二端。10.如权利要求1所述的电位状态判别装置,其特征在于，另包含:
一逻辑电路,耦接于该第一输出端及该第二输出端,用以根据该第一状态判别信号及该第二状态判别信号产生一控制信号,其中该控制信号与该输入端的该电位状态有关。11.如权利要求10所述的电位状态判别装置,其特征在于，其中当该第一晶体管的该控制端系耦接于该压降电路的该第二端,且该第二输出端耦接于该压降电路的该第一端时,该逻辑电路包含:一与非门,具有一第一输入端耦接于该第一输出端,一第二输入端耦接于该第二输出端,及一输出端用以输出该控制信号。12.如权利要求11所述的电位状态判别装置,其特征在于，其中该逻辑电路另包含:一第二负载电路,具有一第一端耦接于该第二参考电压端,及一第二端耦接于该与非门的该输出端。13.如权利要求12所述的电位状态判别装置,其特征在于，其中该与非门包含:一第四晶体管,具有一第一端耦接于该与非门的该输出端,一第二端,及一控制端耦接于该与非门的该第一输入端；及一第五晶体管,具有一第一端耦接于该第四晶体管的该第二端,一第二端耦接于该第一参考电压端,及一控制端耦接于该与非门的该第二输入端。14.如权利要求10所述的电位状态判别装置,其特征在于，其中当该第一晶体管的该控制端耦接于该压降电路的该第一端,且该第二输出端耦接于该压降电路的该第二端时,该逻辑电路包含:一或非门,具有一第一输入端耦接于该第一输出端,一第二输入端耦接于该第二输出端,及一输出端用以输出该控制信号。15.如权利要求14所述的电位状态判别装置,其特征在于，其中该逻辑电路另包含:一第二负载电路,具有一第一端耦接于该第二参考电压端,及一第二端耦接于该或非门的该输出端。16.如权利要求15所述的电位状态判别装置,其特征在于，其中该或非门包含:一第四晶体管,具有一第一端耦接于该或非门的该输出端,一第二端耦接于该第一参考电压端,及一控制端耦接于该或非门的该第一输入端；及一第五晶体管,具有一第一端耦接于该第四晶体管的该第一端,一第二端耦接于该第一参考电压端,及一控制端耦接于该或非门的该第二输入端。17.如权利要求12或15所述的电位状态判别装置,其特征在于，其中该第二负载电路包含一第三电流源,该第三电流源包含至少一晶体管、至少一二极管、至少一电阻或所述三项的任意组合。18.如权利要求12或15所述的电位状态判别装置,其特征在于，其中该第二负载电路包含一第三电流源,该第三电流源包含:一第六晶体管,具有一第一端耦接于该第二负载电路的该第一端,一第二端,及一控制端；一第三电阻,具有一第一端耦接于该第六晶体管的该第二端,及一第二端；及一第三二极管单元,具有一第一端耦接于该第三电阻的该第二端,及一第二端耦接于该第六晶体管的该控制端及该第二负载电路的该第二端。19.如权利要求10所述的电位状态判别装置,其特征在于，其中:
该逻辑电路还耦接于一内部电路,该控制信号还用以切换该内部电路的一操作状态。20.如权利要求1所述的电位状态判别装置,其特征在于，其中该输入端的该电位状态包含一浮接状态。

技术总结
电位状态判别装置包含输入端、压降电路、下拉电路、负载电路、晶体管、上拉电路、第一输出端及第二输出端。压降电路耦接于输入端。下拉电路耦接于压降电路及第一参考电压端。负载电路耦接于第二参考电压端。晶体管的第一端耦接于负载电路,晶体管的第二端耦接于第一参考电压端,而晶体管的控制端耦接于压降电路。上拉电路耦接于第二参考电压端及压降电路。第一输出端耦接于晶体管的第一端,用以输出第一状态判别信号。第二输出端耦接于压降电路,用以输出第二状态判别信号。输出第二状态判别信号。输出第二状态判别信号。


技术研发人员：彭天云 蔡贤皇 陈智圣
受保护的技术使用者：立积电子股份有限公司
技术研发日：2020.12.31
技术公布日：2022/5/25