用以侦测漏电流的二极管测试模块及其测试方法与流程

1.本发明为有关于一种二极管测试模块，特别是一种具有侦测单元用于侦测漏电流从而检测控向二极管结构中井型区是否丢失的二极管测试模块。同时，一种适用于此种二极管测试模块的测试方法，亦同时申请。


背景技术：

2.目前已知“控向二极管(steering diode)”为一种常见的低电容元件，其可提供高速数据传输与输入输出端口(i/o port)间的保护，并用以抑制静电放电(electrostatic discharge，esd)、电快速瞬变(electrical fast transients，eft)以及其他感应电压所引起的各种暂态干扰。一般来说，这些元件的设计目的旨在将暂态瞬变(transient)转移到电源总线端或接地端，使其远离芯片组件，从而达到保护该芯片组件的目的。缘此，现有技术已经证实，通过设置轨对轨(rail-to-rail)配置的控向二极管电路，其为一种现行常见，并可有效达到保护高速传输数据的常用方式。举例来说，每条线路中皆可设置有两个控向二极管，使其连接在两个特定的参考电压之间，例如：电源端(vdd)和接地端(gnd)之间。当数据线上的瞬态电压超过该二极管的正向压降加上该参考电压时，则控向二极管便会将所产生的浪涌(surge)引导至电源端或接地端。
3.一般来说，此种控向二极管电路配置的优点包括：低负载电容、快速响应时间以及其固有的双向性(在所使用的参考电压的范围内)。本发明图1为公开现有技术中一种典型的低电容控向二极管电路配置，其中包括有一第一n型二极管11和一第二n型二极管21。所述的第一n型二极管11通过半导体结构形成，包括：一p型基板(p-sub)101、设置在该p型基板101上的n型磊晶层(n-epi)103、形成于该n型磊晶层103中的p型井型区(p-well)105a以及形成于该p型井型区105a中并且电性连接于一第一输入输出端i/o1的n型重掺杂区(n )107a。
4.类似地，所述的第二n型二极管21也是通过半导体结构形成，包括：p型基板(p-sub)101、设置在该p型基板101上的n型磊晶层(n-epi)103、形成于该n型磊晶层103中的p型井型区(p-well)105b以及形成于该p型井型区105b中并且电性连接于一第二输入输出端i/o2的n型重掺杂区(n )107b。在该半导体结构中同时形成有复数个隔离沟槽(trench)161，用以电性隔离所述的第一n型二极管11与第二n型二极管21。
5.然而，值得注意的是，在实务上进行所述的半导体结构的制程时，基于制程中可能发生有难以避免的颗粒(particle)或微影制程(lithography)等问题，使得前述的p型井型区可能无法被正确地制成。请配合参考图2所示，其为公开当前述第一n型二极管11中的p型井型区未正确形成的半导体结构示意图。而众所周知的是，此种制程失败的半导体结构是无法仅通过简易的直流测量(dc measurement)方式来检测得知，由于从第一输入输出端i/o1的方向来看，其电容值会因接面(junction)数量的减少而大幅增加，有鉴于此，现有技艺为了有效检出该制程失败的半导体结构，皆必须通过额外的测试设备和测试流程才能进行。换言之，现有技艺为了检出这样制程失败的半导体结构，必须通过测量该元件的电容值
来进行，由此可以显见，现有技艺仍存在有测试时间及其成本过于庞大的该等缺失，并且极具有改良的空间及其必要性。
6.缘此，综上所述，基于考虑到上述所列的众多问题点，极需要采纳多方面的考虑。故，依据多年来从事此方面的相关经验，并配合学理的运用，而提出一种设计新颖且有效改善上述缺失的本发明，其公开一种新颖且创新的二极管测试技术方案，通过此种创新的二极管测试模块及其测试方法，可以解决前述现有技术所存在已久的缺失，同时，以较为简易，且无须付出额外测试时间及测试成本的方式有效检得制程错误的半导体结构，其具体的架构及实施方式，将详述于下。


技术实现要素：

7.为解决现有技术存在的问题，本发明的一目的在于提供一种新颖且极具创新的二极管测试模块，该二极管测试模块适用于侦测一漏电流，并且其技术特点在于：当第一输入输出端或第二输入输出端被给定偏压时，在该第一输入输出端与第二输入输出端之间的电流导通路径上提供有一侦测单元。其中，所述的侦测单元包括有一第三重掺杂区与一第四重掺杂区，至少一隔离沟槽形成于所述的第三重掺杂区与第四重掺杂区之间，以提供电性隔离。通过该侦测单元检测是否有漏电流的产生，其可从而确认在控向二极管的结构制程中是否有井型区的制程遗漏产生。
8.另一方面而言，本发明的又一目的在于提供一种崭新的测试方法，其适于用以侦测一漏电流的二极管测试模块。通过使用本发明所公开的测试方法，检测控向二极管结构配置中的井型区是否未形成并因此丢失或遗漏(missing)，相较于现有技艺为一种有效且相对简易的方法。仅需要通过进行简单的直流(dc)测量，而无需额外的电容测量，即可轻易地查找出制程错误或失败的控向二极管结构。缘此，与现有技术相比，可以确信的是，本发明所公开的测试方法，其可大幅地降低其执行方法的复杂度(complexity)。除此之外，根据本发明所公开的测试方法，亦可显著地降低其测试时间和测试成本。
9.再一方面而言，在本技术案以下的段落中，更进一步地提供有多种不同的实施例和变化态样，兹详细地会于下述的实施方式中进行说明，并由此等技术内容验证本发明所公开二极管测试模块及其测试方法的有效性。因此，由此可以显见，本发明成功地解决了现有技术存在已久的诸多缺失，同时亦维持有其电路上优异的电性特征。是以，可以进一步确信，本发明所公开的二极管测试模块及其测试方法具有高度的竞争力，并定可广泛应用于相关ic及半导体产业。
10.鉴于以上所揭本发明的诸多发明目的，此乃大幅改良现有技术的专利或论文所无法实现及应用的层面。缘此，基于实现上述所举的诸多发明目的，本发明旨在提供一种二极管测试模块，适用于侦测一漏电流，该二极管测试模块包括：具有一第一导电型的一基板、形成于该基板上并具有一第二导电型的磊晶层、形成于该磊晶层中并具有该第一导电型的井型区、形成于该井型区中并具有该第二导电型的一第一重掺杂区与一第二重掺杂区，其中该第一重掺杂区与该第二重掺杂区分别电性耦接于一第一输入输出端与一第二输入输出端、形成于该第一重掺杂区与第二重掺杂区之间，以提供电性隔离的至少一隔离沟槽，其中所述隔离沟槽的深度大于该磊晶层的深度；以及一侦测单元，当第一输入输出端或第二输入输出端被给定偏压(biased)时，该侦测单元设置于所述的第一输入输出端与第二输入
输出端之间的一电流导通路径上。
11.根据本发明的实施例，其中，所述的侦测单元包括具有该第二导电型的一第三重掺杂区与具有该第二导电型的一第四重掺杂区，所述的至少一隔离沟槽形成于该第三重掺杂区与该第四重掺杂区之间，以提供电性隔离，并且，该第三重掺杂区与该第四重掺杂区连接有金属走线。因此，通过此结构设计，当一操作电压输入于所述的第一输入输出端或是第二输入输出端时，侦测单元可检测电路中是否有漏电流的产生，从而确认该第一重掺杂区或该第二重掺杂区是否确实地形成于该井型区中。
12.其中，在本发明的一实施例中，所述的第三重掺杂区与第四重掺杂区形成于磊晶层中，并且，第三重掺杂区与第四重掺杂区之间通过一连接金属线连接，使第三重掺杂区与第四重掺杂区形成短路。
13.此外，还可进一步地设置一第五重掺杂区，使其邻近设置于所述的第一重掺杂区，该第五重掺杂区具有所述的第一导电型。同样地，一第六重掺杂区亦可邻近设置于所述的第二重掺杂区，该第六重掺杂区具有所述的第一导电型。
14.根据本发明的一实施例，其中所述的第五重掺杂区与第六重掺杂区可形成于前述的磊晶层中。又抑或是，根据本发明的另一实施例，则所述的第五重掺杂区与第六重掺杂区可选择性地形成于前述的井型区中。针对如何配置所述的第五重掺杂区与第六重掺杂区，本发明提供有数种不同的变化态样，但本发明当不以此等配置为其限制。
15.其中，当所述的第一导电型为p型，而第二导电型为n型时，具有所述的第一导电型的第五重掺杂区与第六重掺杂区电性耦接于一接地总线线路。
16.相对地，当所述的第一导电型为n型，而第二导电型为p型时，则具有所述的第一导电型的第五重掺杂区与第六重掺杂区电性耦接于一高电压位准总线线路。
17.另一方面而言，根据本发明所公开的又一实施例，则所述的二极管测试模块中还可包含有一第二井型区，以利用该第二井型区容设所述的侦测单元的第三重掺杂区与第四重掺杂区。第二井型区具有所述的第一导电型，第二井型区形成于该磊晶层中，使得第三重掺杂区与第四重掺杂区形成于该第二井型区中。
18.在此变化的又一实施例中，当第三重掺杂区与第四重掺杂区形成于第二井型区中时，同样地，本发明亦可以再进一步地设置一第五重掺杂区，使其邻近设置于所述的第一重掺杂区。同样地，一第六重掺杂区亦可以邻近设置于所述的第二重掺杂区。根据本发明的实施例，所述的第五重掺杂区与第六重掺杂区具有该第一导电型。
19.在一实施例中，其中，具有该第一导电型的第五重掺杂区与第六重掺杂区可形成于前述的磊晶层中。又或者，在本发明的另一实施例中，则具有该第一导电型的第五重掺杂区与第六重掺杂区可选择性地形成于前述的井型区中。针对如何配置所述的第五重掺杂区与第六重掺杂区，本发明亦公开有数种不同的变化态样，但本发明当不以此等配置为其限制。
20.同样地，当所述的第一导电型为p型，而第二导电型为n型时，则具有该第一导电型的第五重掺杂区与第六重掺杂区电性耦接于一接地总线线路。相对地，当所述的第一导电型为n型，而第二导电型为p型时，则具有该第一导电型的第五重掺杂区与第六重掺杂区电性耦接于一高电压位准总线线路。
21.总括来说，本领域具备通常知识的技术人士与具有公知常识的技术人员，其能够
在不脱离本发明的精神的情况下，对本发明所公开的技术内容进行适当的修饰或变化。但本发明当然不受这些实施例中所公开的某些有限配置和/或导电类型的限制。缘此，可以确立的是，该等经修饰或变化的实施态样仍应落入本发明的保护范围之内，并且通过本发明涵盖该等修饰或变化的实施态样。
22.另一方面而言，本发明亦旨在提供一种测试方法，适于用以侦测一漏电流的一二极管测试模块，本发明所公开的测试方法包括以下步骤：
23.(a):提供具有一第一导电型的一基板，以及形成于该基板上的一磊晶层，该磊晶层具有一第二导电型。
24.(b):提供具有该第一导电型的一井型区，该井型区形成于该磊晶层中，并在该井型区中形成具有该第二导电型的一第一重掺杂区与具有该第二导电型的一第二重掺杂区，所述的第一重掺杂区与第二重掺杂区分别电性耦接于一第一输入输出端与一第二输入输出端。
25.(c):在所述的第一重掺杂区与第二重掺杂区之间形成有至少一隔离沟槽，以提供电性隔离，其中，该至少一隔离沟槽的深度大于所述的磊晶层的深度。
26.(d)之后，提供一侦测单元，当所述的第一输入输出端或第二输入输出端被给定偏压(biased)时，该侦测单元设置于该第一输入输出端与该第二输入输出端之间的一电流导通路径上，其中，所述的侦测单元包括具有该第二导电型的一第三重掺杂区与具有该第二导电型的一第四重掺杂区，该至少一隔离沟槽形成于该第三重掺杂区与该第四重掺杂区之间，以提供电性隔离，并且，该第三重掺杂区与该第四重掺杂区连接有金属走线。
27.(e):因此，当一操作电压输入于所述的第一输入输出端或是第二输入输出端时，该侦测单元检测是否有所述漏电流的产生，从而确认该第一重掺杂区或该第二重掺杂区是否确实地形成于该井型区中。
28.综上所述，基于本发明所公开的二极管测试模块及其测试方法，可以显见本发明经过确实且精密的设计，而公开了一种亟具创新与改良的漏电流侦测技术。根据其侦测结果，本发明可以有效地检得控向二极管制程配置中的井型区是否被成功地制作或是被丢失(遗漏)。由于仅需要简易的测量直流漏电流数据，而无须使用到现有传统技术中所需要额外的测试设备、测试成本和工时，本发明所提出的二极管测试模块实具有其创造性，并且其测试方法亦极为有效率。
29.是以，依据上述本发明所公开的二极管测试模块及其测试方法，实具有诸多优势，因此，可以确信的是，本发明所公开的技术方案为有益的，并且，与现有技术相比，亦极其俾利于改良其现有缺失。
30.以下，本技术进一步通过具体实施例配合所附的图式详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。
附图说明
31.图1为现有技术中一种典型低电容控向二极管电路配置的示意图。
32.图2为根据图1第一n型二极管中的p型井型区未正确形成的半导体结构示意图。
33.图3为现有技术中当n型二极管的井型区被遗漏而未形成时，在基板与磊晶层之间形成有增加电容的结构示意图。
34.图4为根据本发明一实施例的二极管测试模块的结构示意图。
35.图5为根据图4的实施例，当第一输入输出端一侧的p型井型区未正确形成的结构示意图。
36.图6为根据图4的实施例，当第二输入输出端一侧的p型井型区未正确形成的结构示意图。
37.图7为根据本发明一实施例适于用以侦测漏电流的二极管测试模块的测试方法的步骤流程图。
38.图8为根据本发明第二实施例的二极管测试模块的结构示意图，其中该二极管测试模块还包括用以容设侦测单元的第三重掺杂区与第四重掺杂区的第二井型区。
39.图9为根据图4所提供二极管测试模块的另一种变化实施例，还包括形成于磊晶层中的第五重掺杂区与第六重掺杂区，其中第一导电型为p型，第二导电型为n型。
40.图10为根据图9所提供二极管测试模块的另一种变化实施例，其中第五重掺杂区与第六重掺杂区形成于井型区中。
41.图11为根据图9所提供二极管测试模块的另一种变化实施例，其中第一导电型为n型，第二导电型为p型。
42.图12为根据图11所提供二极管测试模块的另一种变化实施例，其中第五重掺杂区与第六重掺杂区形成于井型区中。
43.图13为根据图8所提供二极管测试模块的另一种变化实施例，还包括形成于磊晶层中的第五重掺杂区与第六重掺杂区，其中第一导电型为p型，第二导电型为n型。
44.图14为根据图13所提供二极管测试模块的另一种变化实施例，其中第五重掺杂区与第六重掺杂区形成于井型区中。
45.图15为根据图13所提供二极管测试模块的另一种变化实施例，其中第一导电型为n型，第二导电型为p型。
46.图16为根据图15所提供二极管测试模块的另一种变化实施例，其中第五重掺杂区与第六重掺杂区形成于井型区中。
47.附图标记说明：11-第一n型二极管；21-第二n型二极管；40-p型基板；40
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n型基板；42-n型磊晶层；42
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p型磊晶层；44-p型井型区；44
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n型井型区；46-第二p型井型区；46
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第二n型井型区；50-隔离沟槽；111-第一n型重掺杂区；111
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第一p型重掺杂区；112-第二n型重掺杂区；112
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第二p型重掺杂区；113-第三n型重掺杂区；113
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第三p型重掺杂区；114-第四n型重掺杂区；114
’‑
第四p型重掺杂区；115-第五p型重掺杂区；115
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第五n型重掺杂区；116-第六p型重掺杂区；116
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第六n型重掺杂区；131-连接金属线；150-侦测单元；i/o1-第一输入输出端；i/o2-第二输入输出端；gbl-接地总线线路；vddbl-高电压位准总线线路；101-p型基板；103-n型磊晶层；105a,105b-p型井型区；107a,107b-n型重掺杂区；161-隔离沟槽；cjn-电容；s701、s703、s705、s707、s709-步骤。
具体实施方式
48.以上有关于本发明的内容说明，与以下的实施方式用以示范与解释本发明的精神与原理，并且提供本发明的权利要求更进一步的解释。请详细参考本发明的优选实施例，其示例在附图图式中示出。并且，在可能的情况下，在本发明附图和描述中会使用相同的附图
标记来指代相同或相似的元件。应当理解的是，在附图中，为了清楚和方便，本技术可能针对形状和厚度进行放大，未具体示出或描述的元件可以采用本领域技术人员所公知的各种形式。一旦被本公开告知，该等替代和修改示性例对于本领域技术人员来说将是显而易见的。
49.为说明本发明的技术内容和特征，并使本领域技术人员能够理解、制作和使用本发明，以下本技术案通过诸多实施例举例说明。然而，需要注意的是，该等实施例并不用于限制本发明的发明范围。因此，凡是依据本发明的精神所作的均等修改或变化，均应包含在本发明的保护范围之内。
50.除非另有说明，否则一些条件句或词，例如“可以”或“可能”通常用以试图表达本发明的实施例“具有”，但也可以解释为不需要的特征、元件或者步骤。在其他的实施例中，可能可以不需要这些特征、元件或步骤。
51.在本技术案的说明书实施方式中，对于“一个实施例”或“在一个实施例中”的引用，意味着结合该实施例所描述的特定特征、结构或特性被包括在至少一个实施例中。因此，在本技术案的说明书的各个地方出现的“一个实施例”或“在一个实施例中”不一定都指代相同的实施例。
52.在本技术案的实施方式和权利要求中，会使用特定用字来指代特定的元件。本领域的技术人员应当理解的是，同一个元件可以被称作有不同的名称。本技术案不针对名称不同但功能相同的元件进行区分。在本技术说明书和权利要求中，“包括”以开放式方式使用，因此应解释为“包括但不限于”。“耦合于”旨在涵盖任何间接或直接的连接。换言之，如果本技术中公开一第一装置耦合于一第二装置，则代表该第一装置可以通过电性连接、无线通信、光通讯或其他有/无的信号连接，以直接或间接地通过其他中间设备或连接方式而连接到第二设备。
53.本发明通过以下的实施例提供具体的描述，而这些实施例仅作为示性例。本领域技术人员可轻易地在保留本发明教示思想的同时，针对装置和方法等进行适当的修改和变化。因此，以下本发明所公开者应被解释为仅受所附权利要求的界限的限制。在整个说明书和权利要求中，除清楚描述的内容外，“一个”和“该”的含义包括元件或元件的“一个或至少一个”。并且，在整个说明书和权利要求中，除了根据上下文可以明显排除多个之外，单数还包含对多个元件或元件的描述。在整个说明书和权利要求书中，除非内容明确规定了某些用字的含义，否则该用字“其中”的含义包含“在
…
之中”，或者“在
…
之上”。一般而言，在本权利要求和说明书中使用的每个术语的含义均指本领域技术人员已知的通常含义，除非有另外注释该含义。一些用于描述本发明的术语，并可以此指导本领域人士理解本发明的用语将可被讨论。本说明书中的每一个示性例皆不能用来限制本发明的保护范围。
[0054]“基本上”、“大约”、“近似于”、和“大概”等用字，可以指代在给定一值或范围的20％以内的数值，较佳地，在10％以内。除此之外，本技术案所提供的数量或数字可以是近似值，如果没有特别说明，则可以以上述用字来描述。当一个量、密度或其他参数包括一指定范围、优选范围或列出的理想值时，它们的值可以视为该给定范围内的任何数字。
[0055]
承如本发明的申请人于先前技术段落中所述，基于在传统的控向二极管半导体结构的制程中，可能发生有无法避免的颗粒或微影制程等问题，使得二极管结构中的井型区可能被遗漏而无法正确地形成，如本发明图示图3所公开，当第一n型二极管11中的井型区
被遗漏而未形成时，在此情况下，在p型基板101与n型磊晶层103之间便会形成有一增加的电容cjn，而该制程错误的半导体结构是无法通过直流测量其数据所发现的，而必须通过使用额外的测试设备及测试时间，通过测量其电容值才能检测出来。而为了改良此等缺失，本发明的发明目的旨在于提供一种更为有效率的二极管测试模块及其测试方法，从而减少现有的测试成本及其测试时间。
[0056]
以下，请首先参阅本发明图示图4所示，其为根据本发明一实施例的二极管测试模块的结构示意图，如图4所揭实施例所示，其包括具有一第一导电型的基板，在此实施例中为p型基板(p-sub)40；以及形成于所述的p型基板40之上，并具有一第二导电型的磊晶层，在此实施例中为n型磊晶层(n-epi)42。在图4的实施例中，本技术人以第一导电型为p型，第二导电型为n型，作为本发明的一示性例作为说明。在本发明的其他变化实施例中，亦可以设计第一导电型为n型，第二导电型为p型。本发明并不以此等导电型态的设计方式为限制。关于其他可能的替代变化与实施例，本发明将容后详述，并提供相关的技术方案与解释如下。
[0057]
在所述的n型磊晶层42中形成有具有第一导电型的一井型区，在此实施例中为p型井型区(p-well)44。之后，具有第二导电型的第一重掺杂区(第一n型重掺杂区，n )111与具有第二导电型的第二重掺杂区(第二n型重掺杂区，n )112理论上应形成于所述的p型井型区44中。该第一n型重掺杂区111与该第二n型重掺杂区112分别电性耦接于一第一输入输出端i/o1与一第二输入输出端i/o2。
[0058]
在所述的第一n型重掺杂区111与第二n型重掺杂区112之间形成有至少一隔离沟槽50，以提供电性隔离。根据本发明的实施例，其中，所述的隔离沟槽50的深度大于前述n型磊晶层42的深度。
[0059]
然而，如前述所言，当基于制程中的缺陷而使得井型区未能正确形成，且这样错误的结构仅能通过额外的测试设备与测试时间来检得时，本发明为了改善该等缺失，而提出一种创新且新颖的侦测单元150，当第一输入输出端i/o1或第二输入输出端i/o2被给定偏压时，该侦测单元150设置于第一输入输出端i/o1与第二输入输出端i/o2之间的电流导通路径上，以通过该侦测单元150来检测漏电流，从而确认该半导体结构中的井型区是否确实地形成。请参阅图5所示，其为根据图4所示的二极管测试模块，其中在第一输入输出端i/o1的一侧未形成有p型井型区44的结构示意图。如图所示，当第一输入输出端i/o1的一侧遗失p型井型区44，也就是该p型井型区44未能实际上形成时，在此情况下，第一n型重掺杂区111并非形成于p型井型区44中，而是直接设置于n型磊晶层42之中。而在此情况下，该半导体结构中就仅有第二输入输出端i/o2的一侧形成有包含：第二n型重掺杂区112与p型井型区44之间、以及p型井型区44与n型磊晶层42之间的总共两个接面。因此，当一操作电压输入于所述的第二输入输出端i/o2时，将会从第二输入输出端i/o2至第一输入输出端i/o1产生有漏电流，如图5中的箭头符号所示，有鉴于此，基于此电性特征，本发明运用所公开的侦测单元150，当输入所述的操作电压时，从而使侦测单元150形成于第二输入输出端i/o2与第一输入输出端i/o1之间的电流导通路径上。根据本发明的实施例，该侦测单元150包括具有第二导电型的第三重掺杂区(第三n型重掺杂区，n )113与具有第二导电型的第四重掺杂区(第四n型重掺杂区，n )114。至少一隔离沟槽50形成于所述的第三n型重掺杂区113与第四n型重掺杂区114之间，以提供电性隔离。第三n型重掺杂区113与第四n型重掺杂区114连接有金
属走线。在此处所揭的实施例中，第三n型重掺杂区113与第四n型重掺杂区114形成于所述的n型磊晶层42中，并且，第三n型重掺杂区113与第四n型重掺杂区114之间通过一连接金属线131连接。在此情况下，第三n型重掺杂区113与第四n型重掺杂区114形成短路(short circuit)；值得说明的是，除了形成短路之外，在本发明的其他实施例中，侦测单元150的第三n型重掺杂区113与第四n型重掺杂区114亦可以通过其他电性连接方式形成，而并不以形成短路为限。本技术人容后将在本发明的以下段落中，续提供有这些变化的详细描述。
[0060]
根据本发明的实施例，侦测单元150包含第三n型重掺杂区113与第四n型重掺杂区114，当操作电压输入于所述的第一输入输出端i/o1或是第二输入输出端i/o2时，其可通过第三n型重掺杂区113与第四n型重掺杂区114来侦测是否有漏电流的生成，从而检测得知第一n型重掺杂区111或第二n型重掺杂区112是否正确地形成于井型区(p型井型区44)中。
[0061]
举例来说，如本发明图示图4及图5所示，当操作电压输入于该第二输入输出端i/o2时，若此时第一输入输出端i/o1的一侧的p型井型区44未形成时，则本发明可通过侦测单元150检测到一急遽增加的漏电流，如图5中的箭头符号所示。而通过侦测该漏电流的生成，本发明可有效地判断第一n型重掺杂区111是否正确地形成于p型井型区44中，并且可以在无须进行电容值测量的情况下，仅使用简易的dc漏电流测量便可成功地检出制程错误的半导体结构。
[0062]
另一方面而言，请参阅图6所示，其为本发明根据图4所示的二极管测试模块，其中在第二输入输出端i/o2的一侧未形成有p型井型区44的结构示意图。根据本发明图6所示的另一种实施例，当操作电压输入于第一输入输出端i/o1时，若此时第二输入输出端i/o2的一侧的p型井型区44未形成时，则本发明同样地可通过侦测单元150检测到一急遽增加的漏电流，如图6中的箭头符号所示。类似地，通过侦测该漏电流的生成，本发明可有效地判断第二n型重掺杂区112是否正确地形成于p型井型区44中，并且亦可以在无须额外进行电容值测量的情况下，仅使用简易的dc漏电流测量便可有效地检出制程错误的半导体结构。是以，由此显见，本发明成功地提供一种极为有效率的方法，其通过所提供的侦测单元150来检测电路中是否有漏电流的生成，从而判断所述的第一n型重掺杂区111或第二n型重掺杂区112是否确实地形成于p型井型区44中。
[0063]
以下，续请参阅图7所示，其公开有本发明实施例所提供的测试方法，所述的测试方法适于用以侦测漏电流的二极管测试模块。如图7所示，该测试方法包括有步骤s701、步骤s703、步骤s705、步骤s707以及步骤s709。其中，为了使本领域的人士能更佳地理解本发明所公开测试方法的技术内容，以下的说明内容，请同时查阅并参考本发明前述图4至图5中所揭的结构及其附图中所使用的附图标记与元件符号。
[0064]
首先，在步骤s701中：本发明提供具有一第一导电型的基板，以及形成于该基板上，并具有第二导电型的一磊晶层。根据本发明图4至图5的实施例，其提供所述的p型基板(p-sub)40以及所述的n型磊晶层(n-epi)42。
[0065]
之后，在步骤s703中：本发明续提供具有第一导电型的一井型区，该井型区形成于所述的磊晶层中。之后，具有第二导电型的第一重掺杂区与具有第二导电型的第二重掺杂区形成于所述的井型区中，并且，该第一重掺杂区与该第二重掺杂区分别电性耦接于一第一输入输出端与一第二输入输出端。根据本发明图4至图5的实施例，其提供有所述的p型井型区(p-well)44、电性耦接于第一输入输出端i/o1的第一n型重掺杂区(n )111以及电性耦
接于第二输入输出端i/o2的第二n型重掺杂区(n )112。其中，在理想状态下，所述的第一n型重掺杂区111以及第二n型重掺杂区112理论上应形成并设置于所述的p型井型区44中。
[0066]
之后，在步骤s705中：本发明在所述的第一重掺杂区与第二重掺杂区之间形成有至少一隔离沟槽，以提供电性隔离。同时，该至少一隔离沟槽的深度设计为大于磊晶层的深度。根据本发明图4至图5的实施例，其提供所述的隔离沟槽50，以使两个控向二极管达到电性隔离(将第一n型重掺杂区111、第一输入输出端i/o1与第二n型重掺杂区112、第二输入输出端i/o2形成电性隔离)。并且，该隔离沟槽50的深度大于该n型磊晶层(n-epi)42的深度。
[0067]
随后，为了实现本发明的发明目的，也就是检测第一重掺杂区或第二重掺杂区是否确实地形成于井型区中，同时检测井型区是否在制程中被遗漏，本发明接续执行步骤s707：设置一侦测单元，当第一输入输出端或第二输入输出端被给定偏压时，该侦测单元设置于第一输入输出端与第二输入输出端之间的电流导通路径上。
[0068]
根据本发明图4至图5的实施例，其提供所述的侦测单元150，该侦测单元150包括具有第二导电型的第三重掺杂区(第三n型重掺杂区，n )113与具有第二导电型的第四重掺杂区(第四n型重掺杂区，n )114。同时，至少一隔离沟槽50形成于所述的第三n型重掺杂区113与第四n型重掺杂区114之间，以提供电性隔离。第三n型重掺杂区113与第四n型重掺杂区114连接有金属走线。根据本发明在此所揭的实施例中，第三n型重掺杂区113与第四n型重掺杂区114形成于所述的n型磊晶层42中，并且，第三n型重掺杂区113与第四n型重掺杂区114之间通过一连接金属线131连接，此时，其使该第三n型重掺杂区113与该第四n型重掺杂区114形成短路。
[0069]
是以，接着于步骤s709中：当一操作电压输入于第一输入输出端或是第二输入输出端时，本发明便可通过所设计的侦测单元来检测电路中是否有漏电流的产生，从而检测得知该第一重掺杂区或第二重掺杂区是否确实地形成于井型区中。
[0070]
根据本发明图4至图5的实施例，当操作电压输入于该第二输入输出端i/o2时，基于本发明所设计的侦测单元150(包括该第三n型重掺杂区113与该第四n型重掺杂区114)可用以侦测从第二输入输出端i/o2至第一输入输出端i/o1的电流路径中是否有漏电流的生成，因此，若侦测到有漏电流产生时，则本发明所公开的测试方法判断第一n型重掺杂区111并非形成于p型井型区44中(换言之，第一输入输出端i/o1一侧的p型井型区44被遗漏的)。缘此，此一制程错误的结构可成功且正确地被检测得到，本发明所公开的测试方法仅需使用到简易的直流(dc)电流测量方式，而省却了现有技术中复杂且成本过高的电容测量方式。
[0071]
除此之外，依据本发明所公开的技术方案，本发明所公开的测试方法亦可应用于图6所示，当第二输入输出端i/o2一侧的p型井型区被遗漏的实施例及其结构中。具体而言，该测试方法的执行步骤亦如本技术前列段落中所述，因此，本发明不在此重新赘述。
[0072]
再者，更进一步来看，根据本发明所公开的技术特征，值得更深入说明的是，在步骤s707中，本发明定义第三重掺杂区与第四重掺杂区连接有金属走线，而此金属走线的设置方式并不以图4至图5所公开：第三重掺杂区与第四重掺杂区形成短路为其限制。本技术人于本发明图示图8中，公开另一种金属走线的设置方式，兹提供详尽说明如下，请对应参照图8所示，其为根据本发明第二实施例的二极管测试模块的结构示意图，如图8所揭实施例所示，磊晶层中还同时形成有一个具有第一导电型的第二井型区，使所述的第三重掺杂
区与第四重掺杂区设置于该第二井型区中。请参照图8所示，该实施例与前述图4至图5所提供实施例不同的地方在于：n型磊晶层(n-epi)42中还同时形成有一第二p型井型区(p-well2)46，使得该第三n型重掺杂区113与该第四n型重掺杂区114形成在该第二p型井型区46中，而不是直接形成在n型磊晶层42中。根据本发明的第二实施例，该第三n型重掺杂区113与该第四n型重掺杂区114并不是形成短路，而是分别电性耦接于第二输入输出端i/o2与第一输入输出端i/o1。更具体来说，该第三n型重掺杂区113邻近设置于所述的第一n型重掺杂区111，该第三n型重掺杂区113电性耦接于第二输入输出端i/o2；并且，该第四n型重掺杂区114邻近设置于所述的第二n型重掺杂区112，该第四n型重掺杂区114电性耦接于第一输入输出端i/o1。
[0073]
图9为根据本发明图4实施例所揭的二极管测试模块的另一种变化实施例，如图9实施例所示结构来看，二极管测试模块还可进一步地包含有：一第五重掺杂区，其具有所述的第一导电型；以及一第六重掺杂区，其具有所述的第一导电型。则在此实施例中，该第五重掺杂区为所示的p型重掺杂区(p ，第五p型重掺杂区)115，该第六重掺杂区为所示的p型重掺杂区(p ，第六p型重掺杂区)116。
[0074]
其中，第五p型重掺杂区115形成于n型磊晶层42中，并且邻近设置于所述的第一n型重掺杂区111，第六p型重掺杂区116形成于n型磊晶层42中，并且邻近设置于所述的第二n型重掺杂区112。当所述的第一导电型为p型，第二导电型为n型时，第五p型重掺杂区115与第六p型重掺杂区116电性耦接于一接地总线线路(ground bus line)gbl。
[0075]
又更进一步而言，图10为根据本发明图9实施例所揭的二极管测试模块的又一种变化实施例，其中，图9与图10二者实施例的差异在于：在图10的实施例中，则所述的第五p型重掺杂区115与第六p型重掺杂区116亦可选择性地形成于p型井型区(p-well)44中，同样可用以实现本发明的发明目的。
[0076]
另一方面而言，本技术人续提供图11，其为根据本发明图9实施例所揭的二极管测试模块的再一种变化实施例，承前述图9所提供实施例，其中设计所述的第一导电型为p型，第二导电型为n型。然而，对于本技术领域具有通常知识的技术人士来说，依据实际需求调整并修饰所述的导电型态为显而易知的。因此，本技术人公开图11的实施例，其为图9实施例的变化态样，在图11中，其设计所述的第一导电型为n型，第二导电型为p型。是以，在图11的实施例中，具有第一导电型的基板，在此实施例中则为n型基板(n-sub)40’。形成于该基板上，并具有第二导电型的磊晶层，在此实施例中为p型磊晶层(p-epi)42’。形成于该磊晶层中，并具有第一导电型的井型区，在此实施例中为n型井型区(n-well)44’。至于，具有第二导电型的第一重掺杂区、第二重掺杂区、第三重掺杂区以及第四重掺杂区，在此实施例中则分别为所示的第一p型重掺杂区(p )111’、第二p型重掺杂区(p )112’、第三p型重掺杂区(p )113’以及第四p型重掺杂区(p )114’。
[0077]
具有第一导电型的第五重掺杂区与第六重掺杂区为所示的第五n型重掺杂区(n )115’、第六n型重掺杂区(n )116’。在此实施例中，该第五n型重掺杂区(n )115’与该第六n型重掺杂区(n )116’电性耦接至一高电压位准总线线路(high voltage level bus line)vddbl。
[0078]
又再更进一步而言，图12为根据本发明图11实施例所揭的二极管测试模块的再一种变化实施例，其中，在图11的实施例中：第五n型重掺杂区115’与第六n型重掺杂区116’形
成于所述的p型磊晶层(p-epi)42’中。而在图12的实施例中：则所述的第五n型重掺杂区115’与第六n型重掺杂区116’亦可选择性地形成于n型井型区(n-well)44’中，同样可用以实现本发明的发明目的。
[0079]
职故，依据类似的设计概念，则所述的第五重掺杂区和第六重掺杂区的形成与配置方式也可以同样地应用于本发明图8所揭的实施例上，其变化例请参照图13。如图13所示，第三n型重掺杂区113与第四n型重掺杂区114形成在第二p型井型区46中，并且，第三n型重掺杂区113电性耦接于第二输入输出端i/o2，第四n型重掺杂区114电性耦接于第一输入输出端i/o1。第五p型重掺杂区115形成于n型磊晶层42中，并且邻近设置于所述的第一n型重掺杂区111，第六p型重掺杂区116形成于n型磊晶层42中，并且邻近设置于所述的第二n型重掺杂区112。所述的第五p型重掺杂区115与第六p型重掺杂区116电性耦接于该接地总线线路gbl。
[0080]
不过，如先前实施例中所述，除了将所述的第五p型重掺杂区115与第六p型重掺杂区116设置于n型磊晶层42中，亦可选择性地将该第五p型重掺杂区115与第六p型重掺杂区116设置于p型井型区(p-well)44中，则同样可用以实现本发明的发明目的，此处所说明的变化实施例公开于本发明图14所揭实施例中。
[0081]
再者，本技术人续提供图15，其为根据本发明图13实施例所揭的二极管测试模块的再一种变化实施例，承前述图13所公开实施例，其中设计所述的第一导电型为p型，第二导电型为n型。而在图15实施例中，其设计所述的第一导电型为n型，第二导电型为p型。依据此导电型态的变化，具有第一导电型的基板，在此实施例中标示为n型基板(n-sub)40’。形成于该基板上，并且具有第二导电型的磊晶层，在此实施例中标示为p型磊晶层(p-epi)42’。形成于该磊晶层中，并具有第一导电型的井型区，在此实施例中标示为n型井型区(n-well)44’。以及，具有第二导电型的第一重掺杂区、第二重掺杂区、第三重掺杂区以及第四重掺杂区，在此实施例中则分别标示为：第一p型重掺杂区(p )111’、第二p型重掺杂区(p )112’、第三p型重掺杂区(p )113’以及第四p型重掺杂区(p )114’。其中，侦测单元的第三p型重掺杂区113’以及第四p型重掺杂区114’形成于一第二n型井型区(n-well2)46’中。具有第一导电型的第五重掺杂区以及第六重掺杂区，在此实施例中则分别标示为：第五n型重掺杂区(n )115’、第六n型重掺杂区(n )116’。所述的第五n型重掺杂区(n )115’与第六n型重掺杂区(n )116’电性耦接至该高电压位准总线线路vddbl。
[0082]
再一方面而言，请参阅图16所示，图16为根据本发明图15实施例所揭的二极管测试模块的再一种变化实施例，其中，在图15的实施例中：第五n型重掺杂区115’与第六n型重掺杂区116’形成于所述的p型磊晶层(p-epi)42’中。相对地，在图16的实施例中：则所述的第五n型重掺杂区115’与第六n型重掺杂区116’亦可选择性地形成于n型井型区(n-well)44’中，则同样可用以实现本发明的发明目的。
[0083]
是以，综上所述，依据本发明申请人所提供的上述诸多实施例，可以确信的是，本发明所公开的侦测单元，其可以在当一操作电压输入于第一输入输出端或是第二输入输出端时，用以侦测并检测是否有漏电流的产生，从而确认在控向二极管的结构中是否正确地形成有所设计的井型区。
[0084]
同时，依据本技术人所公开的上述技术内容亦可以证实，本发明所公开的二极管测试模块及其测试方法为有效的。除此之外，本发明所设置的侦测单元，其电路架构所占用
的面积极小，不仅可以用来检测控向二极管的结构制程是否被成功制作，亦无需增加其面积损耗。即便在测试中未检得漏电流的生成，意味着控向二极管中的井型区被成功且正确制成了，该侦测单元的结构也不会影响到半导体元件本身(例如，瞬态电压抑制器，transient voltage suppressor，tvs)的任何直流电特性。有鉴于此，综上所述，显然本发明不仅具有新颖性以及创造性，并且，亦被证实为可有利于减少和避免传统电容测量的额外测试生产成本和测试时间。
[0085]
缘此，鉴于以上，与现有技术相较之下，可以显而易见的是通过本发明所公开的实施例及其电路架构，其可有效地解决现有技术中尚存的诸多缺失，并且呈现更有效率的电路性能。并且，基于本发明所公开的技术方案，不仅可应用于一般常见的电子元件中，同时更可广泛应用于半导体产业、集成电路产业或电力电子等各类电子电路元件中。显见本技术所请求的技术方案的确具有极佳的产业利用性及竞争力。同时，本技术人也通过各项实验数据及经验数据等等，验证本发明所公开的技术特征、方法手段与达成的功效显著地不同于现行方案，实非为熟悉该项技术者能轻易完成者。
[0086]
故综上所述，根据本发明所教示的技术方案，本领域具通常知识者其可在不脱离本发明精神与发明意旨的前提下，根据其实际电路的规格及需求进行修饰或变化，在本发明均等变化的情况下，仍应隶属于本发明的发明范畴。换言之，本发明当不以上揭的数个示性例为限。
[0087]
以上所述的实施例仅为说明本发明的技术思想及特点，其目的在使熟习此项技艺的人士能够了解本发明的内容并据以实施，当不能以其限定本发明的范围，即大凡依本发明所揭示的精神所作的均等变化或修饰，仍应涵盖在本发明的范围内。