一种降低氧化层电场强度的MOSFET器件及其制备方法与流程

一种降低氧化层电场强度的mosfet器件及其制备方法
技术领域
1.本发明属于微电子技术领域，涉及一种降低氧化层电场强度的mosfet器件及其制备方法。


背景技术：

2.碳化硅(sic)以其优良的物理化学特性和电学特性成为制造高温、大功率电子器件的一种最有优势的半导体材料，并且具有远大于si材料的功率器件品质因子。sic mosfet(metal-oxide-semiconductor field-effect transistor，金氧半场效晶体管)功率器件的研发始于20世纪90年代，具有输入阻抗高、开关速度快、工作频率高、耐高温高压等一系列优点，已在开关稳压电源、高频加热、汽车电子以及功率放大器等方面取得了广泛的应用。
3.作为功率应用，sic mosfet的反向耐压特性至关重要。在实际应用中，处于高压反偏状态时，栅氧化层上所承受的电压较高，导致局部区域的电场会超过栅氧化层的临界击穿场强，使得器件提前击穿，降低了可靠性。
4.因此，如何解决在高压反偏状态时，栅氧化层上所承受的电压较高的问题成为了提升sic mosfet器件工作电压范围的关键。


技术实现要素：

5.为了解决现有技术中存在的上述问题，本发明提供了一种降低氧化层电场强度的mosfet器件及其制备方法。本发明要解决的技术问题通过以下技术方案实现：
6.本发明实施例提供了一种降低氧化层电场强度的mosfet器件的制备方法，包括以下步骤：
7.选取n型衬底层；
8.在所述n型衬底层上形成第一n型外延层；
9.在所述第一n型外延层内表面形成p+埋层区；
10.在所述第一n型外延层上形成第二n型外延层；
11.在所述第二n型外延层的两端的内表面形成两个p阱注入区；
12.在所述p阱注入区的内表面形成n+注入区；
13.在所述p阱注入区的内表面形成p+注入区，同时在所述第二n型外延层的内表面形成p+场调制区，其中，两个所述n+注入区位于两个所述p+注入区之间，所述p+场调制区位于两个所述n+注入区之间，且所述p+埋层区上表面与所述p+场调制区的下表面相接触；
14.在所述第二n型外延层、部分所述p阱注入区和部分所述n+注入区上形成栅氧化层；
15.在所述p+注入区和部分所述n+注入区上形成源极；
16.在所述n型衬底层的下表面形成漏极；
17.在所述栅氧化层上形成栅极。
18.在本发明的一个实施例中，所述n型衬底层为n型4h-sic衬底层，所述第一n型外延层和所述第二n型外延层为n型4h-sic外延层。
19.在本发明的一个实施例中，在所述第一n型外延层内表面形成p+埋层区，包括：
20.利用离子注入方法在所述第一n型外延层内表面注入al离子形成所述p+埋层区。
21.在本发明的一个实施例中，在所述第二n型外延层的两端的内表面形成两个p阱注入区，包括：
22.利用离子注入方法在所述第二n型外延层的两端的内表面注入al离子形成两个所述p阱注入区。
23.在本发明的一个实施例中，在所述p阱注入区的内表面形成n+注入区，包括：
24.利用离子注入方法在所述p阱注入区的内表面注入n离子形成所述n+注入区。
25.在本发明的一个实施例中，在所述p阱注入区的内表面形成p+注入区，同时在所述第二n型外延层的内表面形成p+场调制区，包括：
26.利用离子注入方法在所述p阱注入区的内表面注入al离子形成所述p+注入区、同时在所述第二n型外延层的内表面注入al离子形成所述p+场调制区。
27.在本发明的一个实施例中，所述p+埋层区的宽度大于所述p+场调制区的宽度。
28.在本发明的一个实施例中，所述p+埋层区和所述p+场调制区的总深度小于或者等于5μm。
29.在本发明的一个实施例中，在所述n型衬底层的下表面形成漏极之后，还包括：
30.对所形成的n型衬底层、所述第一n型外延层、所述p+埋层区、所述第二n型外延层、所述p阱注入区、所述n+注入区、所述p+注入区、所述p+场调制区、所述栅氧化层、所述源极和所述漏极进行快速热退火处理。
31.本发明的另一个实施例提供的一种降低氧化层电场强度的mosfet器件，所述降低氧化层电场强度的mosfet器件由上述任一项实施例所述的制备方法制备形成，所述mosfet器件包括：
32.n型衬底层；
33.第一n型外延层，位于所述n型衬底层之上；
34.p+埋层区，位于所述第一n型外延层内；
35.第二n型外延层，位于所述第一n型外延层之上；
36.两个p阱注入区，分别位于所述第二n型外延层的两端内；
37.两个n+注入区，分别位于两个所述p阱注入区内；
38.两个p+注入区，分别位于两个所述p阱注入区内，且两个所述n+注入区位于两个所述p+注入区之间；
39.p+场调制区，位于所述第二n型外延层内，所述p+场调制区位于两个所述n+注入区之间，且所述p+埋层区上表面与所述p+场调制区的下表面相接触；
40.栅氧化层，位于所述n型外延层、部分所述p阱注入区和部分所述n+注入区之上；
41.两个源极，分别位于处于两端的所述p+注入区和部分所述n+注入区之上；
42.漏极，位于所述n型衬底层的下表面；
43.栅极，位于所述栅氧化层之上。
44.与现有技术相比，本发明的有益效果：
45.1)本发明p+场调制区可以将栅氧化层中的峰值电场降低，引入到sic体内，避免了表面击穿现象，p+场调制区的制备和常规sic mosfet完全兼容，在制备p+注入区的同时便可以制备p+场调制区，无需增加额外的工艺步骤。
46.2)本发明的p+埋层区可将栅氧化层中的电场进一步拉低，使得sic mosfet器件整体的耐压能力提升，提高器件的反向工作可靠性。
47.通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。
附图说明
48.图1为本发明实施例提供的一种降低氧化层电场强度的mosfet器件的制备方法流程图；
49.图2a-2k为本发明实施例提供的一种降低氧化层电场强度的mosfet器件的工艺示意图；
50.图3为本发明实施例提供的一种降低氧化层电场强度的mosfet器件法的结构示意图。
具体实施方式
51.下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
52.实施例一
53.请参见图1、图2a-2k，图1为本发明实施例提供的一种降低氧化层电场强度的mosfet器件的制备方法流程图，图2a-2k为本发明实施例提供的一种降低氧化层电场强度的mosfet器件的工艺示意图。本发明提供一种降低氧化层电场强度的mosfet器件的制备方法，该制备方法包括以下步骤：
54.步骤1、请参见图2a，选取n型衬底层1。
55.具体地，选取n型衬底层1，对n型衬底层1采用rca清洗标准进行清洗。
56.进一步地，n型衬底层1为n型4h-sic衬底层。
57.步骤2、请参见图2b，在n型衬底层1上形成第一n型外延层2。
58.具体地，采用化学气相沉积(chemical vapour deposition，cvd)工艺在n型衬底层1表面外延生长第一n型外延层2。
59.进一步地，第一n型外延层2为n型4h-sic外延层。
60.步骤3、请参见图2c，在第一n型外延层2内表面形成p+埋层区3。
61.具体地，利用离子注入方法在第一n型外延层2内表面注入al离子形成p+埋层区3。
62.优选地，p+埋层区3的掺杂浓度为1e18～5e18cm-3
之间。
63.进一步地，通过低压热壁化学气相沉积法在第一n型外延层2表面沉积一层sio2层，然后再沉积al来作为p+埋层区3离子注入的阻挡层，通过光刻和刻蚀来形成p+埋层区域。
64.在650℃的环境温度下对p+埋层区域进行四次al离子注入，先后采用300kev和150kev的注入能量，将注入剂量为1.2
×
10
14
cm-2
和9.5
×
10
13
cm-2
的铝离子，注入到p+埋层区域，形成p+埋层区3。
65.采用rca清洗标准对碳化硅表面进行清洗，烘干后制作c膜保护；然后在1700～1750℃氩气氛围中进行离子激活退火10min。
66.步骤4、请参见图2d，在第一n型外延层2上形成第二n型外延层4。
67.具体地，采用化学气相沉积工艺在第一n型外延层2表面外延生长第二n型外延层4。
68.进一步地，第二n型外延层4为n型4h-sic外延层。
69.步骤5、请参见图2e，在第二n型外延层4的两端的内表面形成两个p阱注入区5。
70.具体地，利用离子注入方法在第二n型外延层4的两端的内表面注入al离子形成两个p阱注入区5。
71.进一步地，通过低压热壁化学气相沉积法在第二n型外延层4表面沉积一层sio2层，然后再沉积al来作为p阱注入区5离子注入的阻挡层，通过光刻和刻蚀来形成p阱注入区域。
72.在650℃的环境温度下对p阱注入区域进行四次al离子注入，先后采用450kev、300kev、200kev和120kev的注入能量，将注入剂量为7.97
×
10
13
cm-2
、4.69
×
10
13
cm-2
、3.27
×
10
13
cm-2
和2.97
×
10
13
cm-2
的铝离子，注入到p阱注入区域，形成p阱注入区5。
73.采用rca清洗标准对碳化硅表面进行清洗，烘干后制作c膜保护；然后在1700～1750℃氩气氛围中进行离子激活退火10min。
74.步骤5、请参见图2f，在p阱注入区5的内表面形成n+注入区6。
75.具体地，利用离子注入方法在p阱注入区5的内表面注入n离子形成n+注入区6。
76.进一步地，通过低压热壁化学气相沉积法在p阱注入区5和第二n型外延层4表面沉积一层sio2层，然后再沉积al来作为n+注入区6离子注入的阻挡层，通过光刻和刻蚀来形成n+注入区域。
77.在650℃的环境温度下对n+注入区域进行两次氮离子注入，先后采用80kev、30kev的注入能量，将注入剂量为3.9
×
10
14
cm-2
、1.88
×
10
14
cm-2
，注入到n+注入区域，以形成n+注入区6。
78.采用rca清洗标准对碳化硅表面进行清洗，烘干后制作c膜保护；然后在1700～1750℃氩气氛围中进行离子激活退火10min。
79.步骤6、请参见图2g，在p阱注入区5的内表面形成p+注入区7，同时在第二n型外延层4的内表面形成p+场调制区8，其中，两个n+注入区6位于两个p+注入区7之间，p+场调制区8位于两个n+注入区6之间，且p+埋层区3上表面与p+场调制区8的下表面相接触。
80.具体地，利用离子注入方法在p阱注入区5的内表面注入al离子形成p+注入区7、同时在第二n型外延层4的内表面注入al离子形成p+场调制区8。
81.优选地，p+注入区7和p+场调制区8的掺杂浓度为5e17～1e18cm-3
之间。
82.进一步地，通过低压热壁化学气相沉积法在p阱注入区3、n+注入区6和n型外延层2表面沉积一层sio2层，然后再沉积al来作为p+注入区7和p+场调制区8离子注入的阻挡层，通过光刻和刻蚀来形成p+注入区域和p+场调制区域。
83.在650℃环境温度下对p+注入区域和p+场调制区域进行两次al离子注入，注入能量依次为90kev、30kev，al离子注入剂量依次为1.88
×
10
14
cm-2
、3.8
×
10
14
cm-2
，注入到p+注入区域和p+场调制区域，以对应形成p+注入区7和p+场调制区8。
84.采用rca清洗标准对碳化硅表面进行清洗，烘干后制作c膜保护；然后在1700～1750℃氩气氛围中进行离子激活退火10min。
85.进一步地，p+场调制区8的深度和p+注入区7的深度相等。
86.优选地，p+埋层区3的宽度大于p+场调制区8的宽度。
87.优选地，p+埋层区3和p+场调制区8的总深度小于或者等于5μm。
88.步骤7、请参见图2h，在第二n型外延层4、部分p阱注入区3和部分n+注入区5上形成栅氧化层9。
89.具体地，通过热氧化方法在第二n型外延层4、部分p阱注入区3和部分n+注入区5上形成栅氧化层9。
90.因为栅氧化层9为由氧化第二n型外延层4所形成，因为第二n型外延层4的材料为sic，因此栅氧化层9均为sio2。
91.步骤8、请参见图2i，在p+注入区7和部分n+注入区6上形成源极10。
92.具体地，利用磁控溅射或电子束蒸发方法在p+注入区7和部分n+注入区6上形成源极10。
93.优选地，源极10的材料为ti/al/ni。
94.步骤9、请参见图2j，在n型衬底层1的下表面形成漏极11。
95.具体地，利用磁控溅射或电子束蒸发方法在n型衬底层1的下表面形成漏极11。
96.优选地，漏极11的材料为ti/ni。
97.步骤10、对步骤1至步骤9所制备的整个样品进行快速热退火处理。
98.具体地，对步骤1至步骤9所形成的n型衬底层1、第一n型外延层2、p+埋层区3、第二n型外延层4、p阱注入区5、n+注入区6、p+注入区7、p+场调制区8、栅氧化层9、源极10和漏极11进行快速热退火处理。
99.快速热退火的工艺参数例如为：温度为1000℃，退火时间为3min。
100.步骤11、请参见图2k，在栅氧化层9上形成栅极12。
101.具体地，利用磁控溅射或电子束蒸发方法在第二栅氧化层8上形成栅极11。
102.优选地，栅极11的材料为al。
103.本发明的p+场调制区和第二n型外延层能形成pn结，这个结可以使得电场线延伸，从而起到将栅氧化层中的峰值电场拉低的作用。
104.本发明的p+场调制区起到初步拉低峰值电场的作用，p+埋层区起到进一步拉低峰值电场的作用。p+埋层区将电场从表面拉入到体内，会更安全。因为表面离空气更近，更容易受到外部环境影响。因此p+埋层区可将峰值电场进一步拉低，从而使得器件整体的耐压能力提升，提高了器件的反向可靠性。
105.本发明的p+场调制区和p+埋层区的制备可以与sic mosfet器件的制备可以兼容，在形成p+注入区时，可以同时形成p+场调制区，不用专门增加制备p+场调制区的步骤，仅需增加制备p+埋层区的工艺步骤，工艺方法简单，制备成本较低，易于实现和制备，且适合于器件的量产化。
106.实施例二
107.请参见图3，图3为本发明实施例提供的一种降低氧化层电场强度的mosfet器件的结构示意图。本发明提出一种降低氧化层电场强度的mosfet器件，该mosfet器件由实施例一所述的制备方法制备形成，该mosfet器件包括：
108.n型衬底层1；
109.第一n型外延层2，位于n型衬底层1之上；
110.p+埋层区3，位于第一n型外延层2内；
111.第二n型外延层4，位于第一n型外延层2之上；
112.两个p阱注入区5，分别位于第二n型外延层4的两端内；
113.两个n+注入区6，分别位于两个p阱注入区5内；
114.两个p+注入区7，分别位于两个p阱注入区5内，且两个n+注入区6位于两个p+注入区7之间；
115.p+场调制区8，位于第二n型外延层4内，p+场调制区8位于两个n+注入区6之间，且p+埋层区3上表面与p+场调制区8的下表面相接触；
116.栅氧化层9，位于n型外延层2、部分p阱注入区5和部分n+注入区6之上；
117.两个源极10，分别位于处于两端的p+注入区7和部分n+注入区6之上；
118.漏极11，位于n型衬底层1的下表面；
119.栅极12，位于栅氧化层9之上。
120.进一步地，n型衬底层1为n型4h-sic衬底层。
121.进一步地，第一n型外延层2和第二n型外延层4为n型4h-sic外延层。
122.进一步地，p+埋层区3的宽度d大于p+场调制区8的宽度d。
123.优选地，p+埋层区3和p+场调制区8的总深度小于或者等于5μm。
124.进一步地，栅氧化层9的材料为sio2。
125.进一步地，源极10的材料为ti/al/ni。
126.进一步地，漏极11的材料为ti/ni。
127.进一步地，栅极12的材料为al。
128.在本发明的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
129.在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特数据点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特数据点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
130.以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的
保护范围。

技术特征：
1.一种降低氧化层电场强度的mosfet器件的制备方法，其特征在于，包括以下步骤：选取n型衬底层(1)；在所述n型衬底层(1)上形成第一n型外延层(2)；在所述第一n型外延层(2)内表面形成p+埋层区(3)；在所述第一n型外延层(2)上形成第二n型外延层(4)；在所述第二n型外延层(4)的两端的内表面形成两个p阱注入区(5)；在所述p阱注入区(5)的内表面形成n+注入区(6)；在所述p阱注入区(5)的内表面形成p+注入区(7)，同时在所述第二n型外延层(4)的内表面形成p+场调制区(8)，其中，两个所述n+注入区(6)位于两个所述p+注入区(7)之间，所述p+场调制区(8)位于两个所述n+注入区(6)之间，且所述p+埋层区(3)上表面与所述p+场调制区(8)的下表面相接触；在所述第二n型外延层(4)、部分所述p阱注入区(3)和部分所述n+注入区(5)上形成栅氧化层(9)；在所述p+注入区(7)和部分所述n+注入区(6)上形成源极(10)；在所述n型衬底层(1)的下表面形成漏极(11)；在所述栅氧化层(9)上形成栅极(12)。2.根据权利要求1所述的制备方法，其特征在于，所述n型衬底层(1)为n型4h-sic衬底层，所述第一n型外延层(2)和所述第二n型外延层(4)为n型4h-sic外延层。3.根据权利要求1所述的制备方法，其特征在于，在所述第一n型外延层(2)内表面形成p+埋层区(3)，包括：利用离子注入方法在所述第一n型外延层(2)内表面注入al离子形成所述p+埋层区(3)。4.根据权利要求1所述的制备方法，其特征在于，在所述第二n型外延层(4)的两端的内表面形成两个p阱注入区(5)，包括：利用离子注入方法在所述第二n型外延层(4)的两端的内表面注入al离子形成两个所述p阱注入区(5)。5.根据权利要求1所述的制备方法，其特征在于，在所述p阱注入区(3)的内表面形成n+注入区(6)，包括：利用离子注入方法在所述p阱注入区(5)的内表面注入n离子形成所述n+注入区(6)。6.根据权利要求1所述的制备方法，其特征在于，在所述p阱注入区(5)的内表面形成p+注入区(7)，同时在所述第二n型外延层(4)的内表面形成p+场调制区(8)，包括：利用离子注入方法在所述p阱注入区(5)的内表面注入al离子形成所述p+注入区(7)、同时在所述第二n型外延层(4)的内表面注入al离子形成所述p+场调制区(8)。7.根据权利要求1所述的制备方法，其特征在于，所述p+埋层区(3)的宽度大于所述p+场调制区(8)的宽度。8.根据权利要求1所述的制备方法，其特征在于，所述p+埋层区(3)和所述p+场调制区(8)的总深度小于或者等于5μm。9.根据权利要求1所述的制备方法，其特征在于，在所述n型衬底层(1)的下表面形成漏极(11)之后，还包括：
对所形成的n型衬底层(1)、所述第一n型外延层(2)、所述p+埋层区(3)、所述第二n型外延层(4)、所述p阱注入区(5)、所述n+注入区(6)、所述p+注入区(7)、所述p+场调制区(8)、所述栅氧化层(9)、所述源极(10)和所述漏极(11)进行快速热退火处理。10.一种降低氧化层电场强度的mosfet器件，其特征在于，所述降低氧化层电场强度的mosfet器件由权利要求1～9任一项所述的制备方法制备形成，所述mosfet器件包括：n型衬底层(1)；第一n型外延层(2)，位于所述n型衬底层(1)之上；p+埋层区(3)，位于所述第一n型外延层(2)内；第二n型外延层(4)，位于所述第一n型外延层(2)之上；两个p阱注入区(5)，分别位于所述第二n型外延层(4)的两端内；两个n+注入区(6)，分别位于两个所述p阱注入区(5)内；两个p+注入区(7)，分别位于两个所述p阱注入区(5)内，且两个所述n+注入区(6)位于两个所述p+注入区(7)之间；p+场调制区(8)，位于所述第二n型外延层(4)内，所述p+场调制区(8)位于两个所述n+注入区(6)之间，且所述p+埋层区(3)上表面与所述p+场调制区(8)的下表面相接触；栅氧化层(9)，位于所述n型外延层(2)、部分所述p阱注入区(5)和部分所述n+注入区(6)之上；两个源极(10)，分别位于处于两端的所述p+注入区(7)和部分所述n+注入区(6)之上；漏极(11)，位于所述n型衬底层(1)的下表面；栅极(12)，位于所述栅氧化层(9)之上。

技术总结
本发明涉及一种降低氧化层电场强度的MOSFET器件及其制备方法，方法包括：选取N型衬底层；在N型衬底层上形成第一N型外延层；在第一N型外延层内表面形成P+埋层区；在第一N型外延层上形成第二N型外延层；在第二N型外延层的两端的内表面形成两个P阱注入区；在P阱注入区的内表面形成N+注入区；在P阱注入区的内表面形成P+注入区，同时在第二N型外延层的内表面形成P+场调制区；在第二N型外延层、部分P阱注入区和部分N+注入区上形成栅氧化层；在P+注入区和部分N+注入区上形成源极；在N型衬底层的下表面形成漏极；在栅氧化层上形成栅极。本发明P+场调制区可以将栅氧化层中的峰值电场降低，引入到SiC体内，避免了表面击穿现象。避免了表面击穿现象。避免了表面击穿现象。


技术研发人员：李鑫
受保护的技术使用者：瑶芯微电子科技（上海）有限公司
技术研发日：2020.11.23
技术公布日：2022/5/25