一种半导体结构及其形成方法与流程

1.本发明涉及半导体制造领域，尤其是涉及一种半导体结构及其形成方法。


背景技术：

2.随着半导体工艺尺度的缩小，工艺版图对电路设计，特别是模拟电路的设计的影响也变得越来越大。更主要的是，一些影响并不来源于器件本身的版图，而是受到周边环境的影响，如绝缘隔离结构的影响。
3.在现有的半导体领域中，鳍式场效应晶体管(finfet)具有更强的短沟道抑制能力，具有更强的工作电流，现已广泛应用于半导体各种器件中。鳍式场效应晶体管的基底表面具有覆盖其鳍部的sti(浅槽隔离，shallow trench isolation)隔离结构，所述sti隔离结构的材料是氧化物隔离介质。为了制作尺寸更小、分布更密集的鳍片，现有技术引入单扩散隔断，在沿鳍片的长度方向上形成一个甚至多个隔断沟槽，然后通过热氧化等工艺在这些沟槽中填充氧化物隔离介质，将鳍片分割成多个小鳍片，从而制造成更小的鳍式场效应晶体管器件。由于硅衬底和隔离介质氧化物的热力膨胀系数不同，导致sti隔离结构和隔断沟槽产生压应力挤压临近mos晶体管的有源区和沟道，引起器件的电参数发生变化。
4.因此，现有技术中鳍式场效应管结构的形成方法有待提高。


技术实现要素：

5.本发明解决的技术问题是提供一种半导体结构及其形成方法，能够改善半导体结构性能。
6.为解决上述技术问题，本发明的技术方案提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括基底、位于所述基底表面的若干鳍部、以及位于所述基底表面的第一隔离结构，所述第一隔离结构位于所述鳍部部分侧壁表面，且所述第一隔离结构的顶部表面低于所述鳍部的顶部表面，所述鳍部包括沿所述鳍部延伸方向排布的第一区和第二区；去除所述第一区，在所述鳍部内形成沟槽，所述沟槽底部低于所述第一隔离结构顶部表面，且所述沟槽的侧壁暴露出所述第一隔离结构和所述第二区；在所述沟槽内形成第二隔离结构。
7.可选的，形成所述沟槽的方法包括：采用第一工艺刻蚀所述第一区，去除高于所述第一隔离结构表面的鳍部；在所述第一工艺之后，采用第二工艺刻蚀所述第一区，在所述鳍部内形成初始沟槽，所述第二工艺对所述第一区的刻蚀速率大于对所述第一隔离结构的刻蚀速率；在所述第二工艺之后，采用第三工艺刻蚀所述初始沟槽，形成所述沟槽。
8.可选的，包括：所述第一工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一者或者两者的结合；所述第二工艺包括各向异性的干法刻蚀工艺；所述第三工艺包括湿法刻蚀工艺或者干法刻蚀工艺。
9.可选的，所述第二工艺的工艺参数包括：所述第二工艺的工艺参数包括：采用的气体包括cf4、hbr、o2、cl2，其中，cf4的流量为30标准毫升/分钟至80标准毫升/分钟，hbr的流
量为10标准毫升/分钟至300标准毫升/分钟，o2的流量为30标准毫升/分钟至80标准毫升/分钟，cl2的流量为50标准毫升/分钟至3000标准毫升/分钟。
10.可选的，在形成所述沟槽之前还包括：形成横跨所述鳍部的栅极层，部分所述栅极层还位于所述第一隔离结构上；在所述栅极层两侧的所述鳍部内形成源漏区；在所述衬底上形成层间介质层，所述层间介质层还位于所述栅极层侧壁。
11.可选的，所述栅极层的材料包括硅或金属。
12.可选的，所述沟槽的形成方法包括：在所述层间介质层和所述栅极层表面上形成图形化层，所述图形化层暴露出所述第一区上的栅极层或层间介质层；以所述图形化层为掩膜，刻蚀所述栅极层或层间介质层，在所述层间介质层内或相邻的两个栅极层之间形成第一开口，所述第一开口暴露出高于所述第一隔离结构的部分第一区和所述第一隔离结构表面；以所述图形化层为掩膜刻蚀所述第一区，在所述第一隔离结构内形成所述沟槽。
13.可选的，多个所述栅极层分别横跨于所述第一区上和所述第二区上；以所述图形化层为掩膜，刻蚀所述第一区上的栅极层。
14.可选的，所述栅极层横跨于所述第二区上，且所述层间介质层位于第一区表面；以所述图形化层为掩膜，刻蚀所述第一区上的层间介质层。
15.可选的，还包括：去除所述第一开口底部高于第一隔离层的部分第一区，在所述层间介质层内或相邻的两个栅极层之间、所述鳍部内和所述第一隔离层表面形成第二开口；在所述第二开口的侧壁表面形成侧墙。
16.可选的，所述侧墙的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅中的一种或多种；所述侧墙的厚度范围为1至5纳米。
17.可选的，所述第二隔离结构还位于所述第二开口内。
18.可选的，所述第一隔离结构的材料为绝缘介质材料；所述第一隔离结构的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅中的一种或多种；所述第二隔离结构的材料为绝缘介质材料；所述第二隔离结构的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅中的一种或多种。
19.相应的，本发明的技术方案还提供一种半导体结构，包括：衬底，所述衬底包括基底、位于所述基底表面的若干鳍部、以及位于所述基底表面的第一隔离结构，所述第一隔离结构位于所述鳍部部分侧壁表面，且所述第一隔离结构的顶部表面低于所述鳍部的顶部表面，所述鳍部包括沿所述鳍部延伸方向排布的第一区和第二区；位于所述鳍部且位于所述第一隔离结构内的沟槽，所述沟槽底部低于所述第一隔离结构顶部表面，且所述沟槽的侧壁暴露出所述第一隔离结构和所述第二区；位于所述沟槽内的第二隔离结构。
20.可选的，还包括：横跨所述鳍部的栅极层，部分所述栅极层位于所述第一隔离结构上；位于所述栅极层两侧的鳍部内的源漏区；位于所述衬底上的层间介质层，所述层间介质层还位于所述栅极层侧壁；位于所述层间介质层内或相邻的两个栅极层之间的第二开口，所述第二开口底部与第一隔离结构顶部表面齐平；所述第二隔离结构还位于所述第二开口内。
21.可选的，还包括：位于所述第二开口的侧壁表面的侧墙。
22.可选的，包括：所述侧墙的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅中的一种或多种；所述侧墙的厚度范围为1至5纳米。
23.与现有技术相比，本发明实施例的技术方案具有以下有益效果：
24.本发明技术方案提供的一种半导体器件的形成方法中，所述鳍部包括第一区和第二区，刻蚀所述鳍部，去除所述第一区，在所述第一隔离结构内形成沟槽，所述沟槽的侧壁暴露出所述第一隔离结构和所述第二区，在所述沟槽内形成第二隔离结构，形成所述第二隔离结构的过程中，仅刻蚀所述鳍部，因此未改变原有的第一隔离结构，不会导致第一隔离结构产生部分的应力释放的情况，从而使得晶体管应力分布保持不变，提高器件的电性能。
25.进一步，所述第二隔离结构还位于第二开口内，可以通过改变所述第二开口的填充方法和填充材料，得到利于提高晶体管电性能的应力分布，进一步改善器件的电性能。
26.本发明技术方案提供的半导体器件的结构，位于所述第一区且位于所述第一隔离结构内的沟槽，所述沟槽侧壁暴露出所述第一隔离结构和所述第二区，位于所述沟槽内的第二隔离结构，原有的第一隔离结构未改变，不会导致第一隔离结构产生部分的应力释放的情况，从而使得晶体管应力分布保持不变，提高器件的电性能。
27.进一步，所述第二隔离结构还位于第二开口内，可以通过改变所述第二开口内的填充材料，得到利于提高晶体管电性能的应力分布，进一步改善器件的电性能。
附图说明
28.图1至图4是一种半导体结构的剖面结构示意图；
29.图5至图12是本发明实施例半导体结构形成方法中各步骤对应的剖面结构示意图。
具体实施方式
30.需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
31.如背景技术所述，采用现有的鳍式场效应晶体管形成的半导体结构，性能亟需提升。现结合一种半导体结构进行说明分析。
32.图1至图4是一种半导体结构形成过程的剖面示意图。
33.本实施例给出了一种半导体结构形成过程沿x方向的剖面示意图和沿y方向的剖面示意图。
34.请参考图1，提供衬底100，所述衬底100包括基底101，所述基底表面的鳍部102，以及覆盖所述鳍部102部分侧壁的第一隔离结构103，所述第一隔离结构103的顶部表面低于所述鳍部102的顶部表面；横跨所述鳍部102形成栅极层104，所述栅极层104位于所述第一隔离结构103上；在所述栅极层104两侧的所述鳍部102形成源漏区105；在所述衬底100表面形成层间介质层106，所述层间介质层106还位于所述栅极层104侧壁，暴露出所述栅极层104表面。
35.所述第一隔离结构103的材料为氧化硅，所述第一隔离结构103用于实现半导体不同器件之间的电绝缘。
36.所述基底101和所述鳍部102的材料为硅。
37.所述栅极层104的材料为多晶硅。
38.请参考图2，在所述层间介质层106表面形成图形化的硬掩膜层107，所述硬掩膜层
107暴露出部分所述栅极层104；以所述硬掩膜层107为掩膜，刻蚀所述栅极层104，去除部分所述栅极层104，在所述层间介质层106内形成第一开口108。
39.请参考图3，以所述硬掩膜层107为掩膜，刻蚀所述层间介质层106，所述鳍部102和所述第一隔离结构103，在所述衬底100内形成第二开口109。
40.请参考图4，在所述第一开口108和所述第二开口109内填充氧化硅材料层，形成第二隔离结构110。
41.上述方法被用于鳍式场效应管的鳍部隔离结构中。所述第二隔离结构110和所述第一隔离结构103的材料均为氧化物隔离介质。由于硅衬底和隔离介质氧化物的热力膨胀系数不同，第一隔离结构110会对所述衬底100产生压应力。在形成第二隔离结构110时，除了刻蚀鳍部102外，还会刻蚀掉部分第一隔离结构103，导致被刻蚀掉的第一隔离结构103所在的位置会释放部分应力，从而使得晶体管应力的分布发生变化，进而引起器件的电参数发生变化，影响器件的性能。
42.为了解决上述问题，本发明提供的一种半导体器件结构及其形成方法中，所述鳍部包括第一区和第二区，刻蚀所述鳍部，去除所述第一区，在所述第一隔离结构内形成沟槽，所述沟槽的侧壁暴露出所述第一隔离结构，在所述沟槽内形成第二隔离结构，形成所述第二隔离结构的过程中，仅刻蚀所述鳍部，因此未改变原有的第一隔离结构，不会导致第一隔离结构产生部分的应力释放的情况，从而使得晶体管应力分布保持不变，提高器件的电性能。
43.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
44.图5至图12是本发明一实施例半导体结构形成方法中各步骤对应的剖面结构示意图。本实施例给出了一种半导体结构形成过程沿x方向的剖面示意图和沿y方向的剖面示意图。
45.请参考图5，提供衬底200，所述衬底200包括基底201、位于所述基底201表面的若干鳍部202、以及位于所述基底201表面的第一隔离结构203，所述第一隔离结构203位于所述鳍部202部分侧壁表面，且所述第一隔离结构203的顶部表面低于所述鳍部202的顶部表面，所述鳍部202包括沿所述鳍部202延伸方向排布的第一区ⅰ和第二区ⅱ。
46.所述基底201的材料可以为硅、单晶锗、锗化硅、砷化镓等半导体材料，还可以为绝缘体上半导体结构。在本实施例中，所述基底201的材料为单晶硅。
47.所述鳍部202的材料包括硅、锗硅材料。本实施例中，所述鳍部202的材料为单晶硅。
48.所述第一隔离结构203的材料为绝缘介质材料；所述第一隔离结构203的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等绝缘材料中的一种或多种。本实施例中，所述第一隔离结构203的材料为氧化硅。所述第一隔离结构203用于不同器件之间的电绝缘。
49.所述第一隔离结构203的形成工艺包括化学气相沉积工艺。本实施例中，所述第二隔离结构203的形成工艺为hdp cvd(high density plasma chemical vapor deposition，高密度等离子体化学气相沉积)工艺。
50.后续去除所述第一区ⅰ，在所述鳍部202内形成沟槽，所述沟槽底部低于所述第一
隔离结构203顶部表面，且所述沟槽的侧壁暴露出所述第一隔离结构203和所述第二区ⅱ，其形成方法请参考图6至图11。
51.请参考图6，形成横跨所述鳍部202的栅极层204，部分所述栅极层204还位于所述第一隔离结构203上。
52.本实施例，还包括：在所述栅极层204两侧的所述鳍部202内形成源漏区205；在所述衬底200上形成层间介质层206，所述层间介质层206还位于所述栅极层204侧壁。所述层间介质层206的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等绝缘材料中的一种或多种。
53.本实施例中，所栅极层204位于所述第一区ⅰ上和所述第二区ⅱ上。另一实施例中，所述栅极层204位于所述第二区ⅱ上，且所述层间介质层206位于第一区ⅰ表面。
54.所述栅极层204的材料包括硅或金属。本实施例中，所述栅极层204的材料为多晶硅，所述栅极层204用于作为器件的伪栅极。
55.另一实施例中，所述栅极层的材料为金属，所述栅极层用于作为器件的栅极。在形成所述沟槽之前，还包括：形成横跨所述鳍部的伪栅极，部分所述伪栅极还位于所述第一隔离结构上；在所述伪栅极两侧的所述鳍部内形成源漏区；在所述衬底上形成层间介质层，所述层间介质层还位于所述伪栅极侧壁；去除所伪栅极，在所述层间介质层内形成栅开口，在所述栅开口内形成所述栅极层。
56.请参考图7，在所述层间介质层206和所述栅极层204表面上形成图形化层207，所述图形化层207暴露出所述第一区ⅰ上的栅极层204或层间介质层206；以所述图形化层207为掩膜，刻蚀所述栅极层204或层间介质层206，在所述层间介质层206内或相邻的两个栅极层204之间形成第一开口208，所述第一开口208暴露出高于所述第一隔离结构203的部分第一区ⅰ和所述第一隔离结构203表面。
57.所述图形化层207的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等绝缘材料中的一种或多种。
58.本实施例中，多个所栅极层204横跨于所述第一区ⅰ上和所述第二区上，所述图形化层207暴露出所述第一区ⅰ上的栅极层204。
59.另一实施例中，所述栅极层204横跨于所述第二区ⅱ上，且所述层间介质层206位于第一区ⅰ表面，所述图形化层207暴露出所述第一区ⅰ上的层间介质层206。
60.本实施例中，以所述图形化层207为掩膜，刻蚀所述栅极层204，在所述层间介质层206内形成第一开口208。另一实施例中，以所述图形化层207为掩膜，刻蚀所述层间介质层206，在相邻的两个栅极层204之间形成第一开口208。
61.刻蚀所栅极层204的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一者或者两者的结合。本实施例中，刻蚀所栅极层204的工艺为湿法刻蚀工艺。刻蚀所述栅极层204的方法包括：采用的溶液包括四甲基氢氧化铵或氢氧化钾溶液，从而，在去除所述栅极层204的刻蚀过程中，能够使栅极层204相对于所述层间介质206和所述鳍部200具有较大的刻蚀选择比。
62.另一实施例中，刻蚀所述层间介质层206的方法包括干法刻蚀。
63.请参考图8，去除所述第一开口208底部高于第一隔离层203的部分第一区ⅰ，在所述层间介质层206内或相邻的两个栅极层204之间、所述鳍部203内和所述第一隔离层203表面形成第二开口209。
64.本实施例中，在所述层间介质层206内、所述鳍部203内和所述第一隔离层203表面形成第二开口209。另一实施例中，在相邻的两个栅极层204之间、所述鳍部203内和所述第一隔离层203表面形成第二开口209，具体地，所述鳍部203表面还具有源漏区205，还包括：刻蚀所述源漏区205。
65.采用第一工艺刻蚀所述第一区ⅰ，去除高于所述第一隔离结构203表面的鳍部203。所述第一工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一者或者两者的结合。本实施例中，所述第一工艺为干法刻蚀。所述第一工艺的参数包括：采用的气体包括cf4、hbr、o2、cl2，其中，cf4的流量为30标准毫升/分钟至80标准毫升/分钟，hbr的流量为10标准毫升/分钟至300标准毫升/分钟，o2的流量为30标准毫升/分钟至80标准毫升/分钟，cl2的流量为50标准毫升/分钟至3000标准毫升/分钟。
66.请参考图9，在所述第二开口209的侧壁表面形成侧墙210。
67.所述侧墙210的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等绝缘材料中的一种或多种；所述侧墙210的厚度范围为1至5纳米。本实施例中，所述侧墙210的厚度为2纳米。
68.所述侧墙210用于后续形成沟槽时，保护所述层间介质层206不受损伤，后续所形成的第二隔离结构位于所述第二开口209内，从而进一步减少所述层间介质层206侧壁表面的损伤对所述第二开口209内的材料填充带来的不利影响。
69.本实施例中，所述侧墙210还位于所述第二开口209底部表面。其他实施例中，所述侧墙210仅位于所述第二开口209侧壁表面。
70.后续，以所述图形化层207为掩膜刻蚀所述第一区ⅰ，在所述第一隔离结构203内形成所述沟槽，形成所述沟槽的方法请参考图10至图11。
71.请参考图10，采用第二工艺刻蚀所述第一区ⅰ，在所述鳍部202内形成初始沟槽211，所述第二工艺对所述第一区ⅰ的刻蚀速率大于对所述第一隔离结构203的刻蚀速率。
72.所述第二工艺包括各向异性的干法刻蚀工艺。本实施例中，所述第二工艺为各向异性的干法刻蚀工艺，所述第二刻蚀工艺对所述第一区ⅰ和所述隔离结构203的刻蚀选择比范围为30:1至10:1。所述第二工艺的参数包括：采用的气体包括cf4、hbr、o2、cl2，其中，cf4的流量为30标准毫升/分钟至80标准毫升/分钟，hbr的流量为10标准毫升/分钟至300标准毫升/分钟，o2的流量为30标准毫升/分钟至80标准毫升/分钟，cl2的流量为50标准毫升/分钟至3000标准毫升/分钟。
73.本实施例中，所述第一工艺和所述第二工艺在同一刻蚀工序中一步完成，减少工序，降低生产成本。
74.由于所述第二工艺为各向异性的干法刻蚀工艺，但所述鳍部211在平行于所述衬底200表面，且垂直于所述鳍部211的延伸方向上具有底部宽于顶部的形状，因此，采用第二工艺后形成的初始沟槽211与所述第一隔离结构203相邻的侧壁会残留有部分鳍部，所述初始沟槽211的侧壁并不暴露出所述第一隔离结构203。
75.请参考图11，在所述第二工艺之后，采用第三工艺刻蚀所述初始沟槽211，形成所述沟槽212。
76.所述第三工艺包括湿法刻蚀工艺或者干法刻蚀工艺。本实施例中，所述第三工艺为湿法刻蚀工艺。其他实施例中，所述第三工艺为干法刻蚀工艺，所述第三工艺对所述第一
区ⅰ和所述隔离结构203的刻蚀选择比范围为1.2:1至1:1。所述第三工艺对所述第一区ⅰ和所述隔离结构203的刻蚀速率相差不大，所述沟槽212底部低于所述第一隔离结构203顶部表面，且所述沟槽212的侧壁暴露出所述第一隔离结构203和所述第二区ⅱ。
77.采用第三工艺的意义在于，采用第三工艺进一步刻蚀所述初始沟槽211，去除所述沟槽212侧壁残留的部分鳍部，使所述沟槽212的侧壁暴露出所述第一隔离结构203。所述初始沟槽212在沿鳍部延伸方向上由于第三工艺的过刻蚀，可能会产生中间凸出的形状。本实施例中，形成的所述沟槽212具有中间凸出的形状。
78.所述沟槽212位于所述鳍部202内，未改变所述第一隔离结构203，后续在所述沟槽212内形成第二隔离结构，因此所述第一隔离结构203的应力不会在形成第二隔离结构时存在应力释放的情况，不会导致晶体管应力的分布发生变化，提高了器件的性能。
79.请参考图12，在所述沟槽212内形成第二隔离结构213。
80.所述第二隔离结构213的形成工艺包括化学气相沉积工艺。本实施例中，所述第二隔离结构213的形成工艺为hdp cvd(high density plasma chemical vapor deposition，高密度等离子体化学气相沉积)工艺。hdp cvd工艺是用高密度的离子电浆轰击溅射刻蚀，防止化学气相沉积时，所述沟槽212过早封闭，在所述沟槽212内产生空洞现象，hdp cvd的台阶覆盖率非常好，可以有效地填充所述沟槽212的空隙。
81.所述第二隔离结构213的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等绝缘材料中的一种或多种。本实施例中，所述第二隔离结构213的材料为氧化硅。
82.所述第二隔离结构213用于作为器件的单扩散隔断或双扩散隔断，实现不同器件之间的电绝缘。
83.本实施例中，所述第二隔离结构213还位于所述第二开口209内。可以通过改变所述第二开口209内的填充材料，得到利于提高晶体管电性能的应力分布，进一步改善器件的电性能。
84.相应的，本发明技术方案还提供一种上述形成方法所形成的半导体结构的实施例，请继续参考图12，包括：衬底200，所述衬底200包括基底201、位于所述基底201表面的若干鳍部202、以及位于所述基底201表面的第一隔离结构203，所述第一隔离结构203位于所述鳍部202部分侧壁表面，且所述第一隔离结构203的顶部表面低于所述鳍部203的顶部表面，所述鳍部202包括沿所述鳍部202延伸方向排布的第一区ⅰ和第二区ⅱ；位于所述鳍部202且位于所述第一隔离结构203内的沟槽212(如图11所示)，所述沟槽212底部低于所述第一隔离结构203顶部表面，且所述沟槽212的侧壁暴露出所述第一隔离结构203和所述第二区ⅱ；位于所述沟槽212内的第二隔离结构213。所述第二隔离结构213位于所述鳍部203内，未改变原有的第一隔离结构，不会导致第一隔离结构产生部分的应力释放的情况，从而使得晶体管应力分布保持不变，提高器件的电性能。
85.所述的半导体结构，还包括：横跨所述鳍部203的栅极层204，部分所述栅极层204位于所述第一隔离结构上203(图中未显示)；位于所述栅极层204两侧的鳍部203内的源漏区205；位于所述衬底200上的层间介质层206，所述层间介质层206还位于所述栅极层204侧壁；位于所述层间介质层206内或相邻的两个栅极层204之间的第二开口209(如图9所示)，所述第二开口209底部与第一隔离结构203顶部表面齐平；所述第二隔离结构213还位于所
述第二开口209内(如图11所述)。可以通过改变所述第二开口209内的填充材料，得到利于提高晶体管电性能的应力分布，进一步改善器件的电性能。
86.本实施例中，所述第二开口209位于所述层间介质层206内。另一实施例中，所述第二开口209位于相邻的两个栅极层204之间。
87.所述的半导体结构，还包括：位于所述第二开口209的侧壁表面的侧墙210。
88.所述侧墙210的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等绝缘材料中的一种或多种。
89.所述侧墙210的厚度范围为1至5纳米。
90.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

技术特征：
1.一种半导体结构的形成方法，其特征在于，包括：提供衬底，所述衬底包括基底、位于所述基底表面的若干鳍部、以及位于所述基底表面的第一隔离结构，所述第一隔离结构位于所述鳍部部分侧壁表面，且所述第一隔离结构的顶部表面低于所述鳍部的顶部表面，所述鳍部包括沿所述鳍部延伸方向排布的第一区和第二区；去除所述第一区，在所述鳍部内形成沟槽，所述沟槽底部低于所述第一隔离结构顶部表面，且所述沟槽的侧壁暴露出所述第一隔离结构和所述第二区；在所述沟槽内形成第二隔离结构。2.如权利要求1所述的半导体结构形成方法，其特征在于，形成所述沟槽的方法包括：采用第一工艺刻蚀所述第一区，去除高于所述第一隔离结构表面的鳍部；在所述第一工艺之后，采用第二工艺刻蚀所述第一区，在所述鳍部内形成初始沟槽，所述第二工艺对所述第一区的刻蚀速率大于对所述第一隔离结构的刻蚀速率；在所述第二工艺之后，采用第三工艺刻蚀所述初始沟槽，形成所述沟槽。3.如权利要求2所述的半导体结构形成方法，其特征在于，包括：所述第一工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一者或者两者的结合；所述第二工艺包括各向异性的干法刻蚀工艺；所述第三工艺包括湿法刻蚀工艺或者干法刻蚀工艺。4.如权利要求2所述的半导体结构形成方法，其特征在于，所述第二工艺的工艺参数包括：采用的气体包括cf4、hbr、o2、cl2，其中，cf4的流量为30标准毫升/分钟至80标准毫升/分钟，hbr的流量为10标准毫升/分钟至300标准毫升/分钟，o2的流量为30标准毫升/分钟至80标准毫升/分钟，cl2的流量为50标准毫升/分钟至3000标准毫升/分钟。5.如权利要求1所述的半导体结构形成方法，其特征在于，在形成所述沟槽之前还包括：形成横跨所述鳍部的栅极层，部分所述栅极层还位于所述第一隔离结构上；在所述栅极层两侧的所述鳍部内形成源漏区；在所述衬底上形成层间介质层，所述层间介质层还位于所述栅极层侧壁。6.如权利要求5所述的半导体结构形成方法，其特征在于，所述栅极层的材料包括硅或金属。7.如权利要求5所述的半导体结构形成方法，其特征在于，所述沟槽的形成方法包括：在所述层间介质层和所述栅极层表面上形成图形化层，所述图形化层暴露出所述第一区上的栅极层或层间介质层；以所述图形化层为掩膜，刻蚀所述栅极层或层间介质层，在所述层间介质层内或相邻的两个栅极层之间形成第一开口，所述第一开口暴露出高于所述第一隔离结构的部分第一区和所述第一隔离结构表面；以所述图形化层为掩膜刻蚀所述第一区，在所述第一隔离结构内形成所述沟槽。8.如权利要求7所述的半导体结构形成方法，其特征在于，多个所述栅极层分别横跨于所述第一区上和所述第二区上；以所述图形化层为掩膜，刻蚀所述第一区上的栅极层。9.如权利要求7所述的半导体结构形成方法，其特征在于，所述栅极层横跨于所述第二区上，且所述层间介质层位于第一区表面；以所述图形化层为掩膜，刻蚀所述第一区上的层间介质层。10.如权利要求7所述的半导体结构形成方法，其特征在于，还包括：去除所述第一开口底部高于第一隔离层的部分第一区，在所述层间介质层内或相邻的两个栅极层之间、所述
鳍部内和所述第一隔离层表面形成第二开口；在所述第二开口的侧壁表面形成侧墙。11.如权利要求10所述的半导体结构形成方法，其特征在于，所述侧墙的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅中的一种或多种；所述侧墙的厚度范围为1至5纳米。12.如权利要求10所述的半导体结构形成方法，其特征在于，所述第二隔离结构还位于所述第二开口内。13.如权利要求1所述的半导体结构形成方法，其特征在于，所述第一隔离结构的材料为绝缘介质材料；所述第一隔离结构的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅中的一种或多种；所述第二隔离结构的材料为绝缘介质材料；所述第二隔离结构的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅中的一种或多种。14.一种半导体结构，其特征在于，包括：衬底，所述衬底包括基底、位于所述基底表面的若干鳍部、以及位于所述基底表面的第一隔离结构，所述第一隔离结构位于所述鳍部部分侧壁表面，且所述第一隔离结构的顶部表面低于所述鳍部的顶部表面，所述鳍部包括沿所述鳍部延伸方向排布的第一区和第二区；位于所述鳍部且位于所述第一隔离结构内的沟槽，所述沟槽底部低于所述第一隔离结构顶部表面，且所述沟槽的侧壁暴露出所述第一隔离结构和所述第二区；位于所述沟槽内的第二隔离结构。15.如权利要求14所述的半导体结构，其特征在于，还包括：横跨所述鳍部的栅极层，部分所述栅极层位于所述第一隔离结构上；位于所述栅极层两侧的鳍部内的源漏区；位于所述衬底上的层间介质层，所述层间介质层还位于所述栅极层侧壁；位于所述层间介质层内或相邻的两个栅极层之间的第二开口，所述第二开口底部与第一隔离结构顶部表面齐平；所述第二隔离结构还位于所述第二开口内。16.如权利要求15所述的半导体结构，其特征在于，还包括：位于所述第二开口的侧壁表面的侧墙。17.如权利要求16所述的半导体结构，其特征在于，包括：所述侧墙的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅中的一种或多种；所述侧墙的厚度范围为1至5纳米。

技术总结
一种半导体结构及其形成方法，其中方法包括：提供衬底，所述衬底包括基底、位于所述基底表面的若干鳍部、以及位于所述基底表面的第一隔离结构，所述第一隔离结构位于所述鳍部部分侧壁表面，且所述第一隔离结构的顶部表面低于所述鳍部的顶部表面，所述鳍部包括沿所述鳍部延伸方向排布的第一区和第二区；去除所述第一区，在所述鳍部内形成沟槽，所述沟槽底部低于所述第一隔离结构顶部表面，且所述沟槽的侧壁暴露出所述第一隔离结构和所述第二区；在所述沟槽内形成第二隔离结构，形成所述第二隔离结构的过程中，仅刻蚀所述鳍部，不会导致第一隔离结构产生部分的应力释放的情况，从而使得晶体管应力分布保持不变，提高器件的电性能。提高器件的电性能。提高器件的电性能。


技术研发人员：陈建 涂武涛 王彦
受保护的技术使用者：中芯国际集成电路制造(北京)有限公司
技术研发日：2020.11.23
技术公布日：2022/5/25