半导体结构的形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。


背景技术：

2.随着半导体器件集成度的提高，晶体管的关键尺寸不断缩小。然而，随着晶体管尺寸的急剧减小，栅介质层厚度与工作电压不能相应改变使抑制短沟道效应的难度加大，使晶体管的沟道漏电流增大。
3.鳍式场效应晶体管(fin field-effect transistor，finfet)的栅极成类似鱼鳍的叉状3d架构。finfet的沟道凸出衬底表面形成鳍部，栅极覆盖鳍部的顶面和侧壁，从而使反型层形成在沟道各侧上，可于鳍部的两侧控制电路的接通与断开。这种设计能够增加栅极对沟道区的控制，从而能够很好地抑制晶体管的短沟道效应。然而，鳍式场效应晶体管仍然存在短沟道效应。
4.此外，为了进一步减小短沟道效应对半导体器件的影响，降低沟道漏电流。半导体技术领域引入了应变硅技术，应变硅技术的方法包括：在栅极结构两侧的鳍部中形成凹槽；通过外延生长工艺在所述凹槽中形成源漏掺杂层。
5.为了防止不同晶体管的源漏掺杂层相互连接，需要在鳍部中形成隔离层，同时为了减小隔离层的面积，提高所形成半导体结构的集成度。现有技术引入了sdb(single diffusion break)技术。
6.然而，现有技术引入的sdb技术所形成的半导体结构性能较差。


技术实现要素：

7.本发明解决的技术问题是提供一种半导体结构的形成方法，能够有效的提升最终形成的半导体结构的性能。
8.为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底上具有若干沿第一方向平行排布的鳍部，所述鳍部包括多个器件区以及位于相邻所述器件区之间的隔离区，所述隔离区与所述器件区沿第二方向排布，所述第一方向和所述第二方向垂直；在所述衬底上形成隔离层，所述隔离层覆盖所述鳍部的部分侧壁，且所述隔离层的顶部表面低于所述鳍部的顶部表面；在所述衬底上形成第一栅极结构，所述第一栅极结构横跨所述隔离区，且所述第一栅极结构覆盖所述隔离区的部分侧壁和顶部表面、以及所述隔离层的部分顶部表面，所述第一栅极结构包括位于所述隔离层上的第一区以及位于所述第一区上第二区，所述第一区的顶部表面低于所述鳍部的顶部表面；在所述衬底上形成第一介质层，所述第一介质层覆盖所述第一栅极结构的侧壁；去除所述第二区，在所述第一介质层内形成暴露出所述隔离区顶部的初始第一开口；去除所述初始第一开口暴露出的所述隔离区，在所述隔离层内形成第二开口；在形成所述第二开口之后，去除所述第一区，在所述第一介质层内形成第一开口；在所述第一开口和所述第二开口内形成隔离结构。
9.可选的，在形成所述初始第一开口之前，还包括：在所述第一介质层和所述第一栅
极结构上形成第二介质层。
10.可选的，在去除所述第一区之后，还包括：回刻蚀部分所述隔离层。
11.可选的，所述第一栅极结构的顶部表面低于所述第一介质层的顶部表面。
12.可选的，在形成所述第一栅极结构的过程中，还包括：在所述衬底上形成若干第二栅极结构，所述第二栅极结构横跨所述器件区，且所述第二栅极结构覆盖所述器件区的部分侧壁和顶部表面、以及所述隔离层的部分顶部表面。
13.可选的，在形成所述第一栅极结构和所述第二栅极结构之前，还包括：在所述鳍部内形成若干源漏掺杂层，所述源漏掺杂层内具有源漏离子，所述源漏掺杂层位于所述相邻的所述第二栅极结构之间、或者位于相邻的第一栅极结构和第二栅极结构之间。
14.可选的，所述源漏离子包括n型离子或p型离子。
15.可选的，在形成所述第一栅极结构和所述第二栅极结构之前，还包括：在所述衬底上形成第一伪栅结构和若干第二伪栅结构，所述第一伪栅结构横跨所述隔离区，所述第二伪栅结构横跨所述器件区，所述第一介质层覆盖所述第一伪栅结构和所述第二伪栅结构的侧壁。
16.可选的，所述源漏掺杂层的形成方法包括：以所述第一伪栅结构和所述第二伪栅结构为掩膜刻蚀所述鳍部，在所述鳍部内形成若干源漏开口；在所述源漏开口内形成源漏掺杂层。
17.可选的，在所述源漏开口内形成所述源漏掺杂层的方法包括：采用外延生长工艺在所述源漏开口内形成外延层；在形成所述外延层过程中采用原位掺杂工艺在所述外延层内掺入所述源漏离子，形成所述源漏掺杂层。
18.可选的，所述第一介质层的形成方法包括：在所述衬底上形成初始第一介质层，所述初始第一介质层覆盖所述第一伪栅结构和所述第二伪栅结构；对所述初始第一介质层进行平坦化处理，直至暴露出所述第一伪栅结构和所述第二伪栅结构的顶部表面为止，形成所述第一介质层。
19.可选的，对所述初始第一介质层进行平坦化处理的工艺包括：化学机械打磨工艺、湿法刻蚀工艺或干法刻蚀工艺。
20.可选的，所述第一栅极结构和所述第二栅极结构的形成方法包括：去除所述第一伪栅结构和所述第二伪栅结构，在所述第一介质层内形成第一栅极开口和第二栅极开口；在所述第一栅极开口内形成所述第一栅极结构，在所述第二栅极开口内形成所述第二栅极结构。
21.可选的，所述隔离结构的形成方法包括：在所述第一开口和所述第二开口内、以及所述第二介质层的顶部表面形成初始隔离结构；对所述初始隔离结构进行平坦化处理，直至暴露出所述第二介质层的顶部表面为止，形成所述隔离结构。
22.可选的，所述隔离结构的材料包括：氧化硅或氮化硅。
23.可选的，所述隔离层的材料包括：氧化硅或氮化硅。
24.可选的，所述第一栅极结构包括：第一栅介质层以及位于所述第一栅介质层上的第一栅极层。
25.可选的，所述第二栅极结构包括：第二栅介质层以及位于所述第二栅介质层上的第二栅极层。
26.与现有技术相比，本发明的技术方案具有以下优点：
27.本发明的技术方案形成方法中，通过去除所述第一栅极结构，在所述第一介质层内形成第一开口；去除所述隔离区，在所述第一介质层内形成第二开口。由于在形成所述第一开口和所述第二开口的过程中并没有刻蚀去除所述隔离层，不会使位于所述器件区中的鳍部的应力产生变化，进而不会造成位于所述器件区中的晶体管结构的性能降低，以此提升最终形成的半导体结构的性能。而且，所述第一开口和所述第二开口的形成的过程为：先去除所述第二区，在所述第一介质层内形成初始第一开口；在形成所述初始第一开口之后，去除所述隔离区，在所述隔离层内形成第二开口；在形成所述第二开口之后，去除所述第一区，在所述第一介质层内形成所述第一开口。由于在刻蚀去除所述隔离区的过程中，所述隔离层被所述第一区覆盖，因此能够避免所述隔离层被刻蚀损伤，进而不会使所述器件区的应力产生变化，以此提升最终形成的半导体结构的性能。
28.进一步，在去除所述第一区之后，还包括：回刻蚀部分所述隔离层。通过回刻蚀部分所述隔离层，进而对所述器件区中的应力进行部分释放，以此调整所述器件区中的应力大小，使其更符合晶体管结构的应力需求，使得最终形成的半导体结构的性能提升。
附图说明
29.图1至图3是一种半导体结构的结构示意图；
30.图4至图19是本发明半导体结构形成方法一实施例各步骤结构示意图。
具体实施方式
31.正如背景技术所述，现有技术引入的sdb技术所形成的半导体结构性能较差。以下将结合附图进行具体说明。
32.请参考图1和图2，图1为半导体结构的俯视图，图2是图1沿a-a方向的截面示意图，提供衬底100，所述衬底100包括多个器件区a1以及位于相邻所述器件区a1之间的隔离区b1，所述隔离区b1与所述器件区a1沿第一方向x排布；在所述器件区a1上形成若干沿第二方向y平行排布的鳍部101，所述第一方向x与所述第二方向y垂直，所述鳍部101还横跨于所述隔离区b1上；在所述衬底100上形成隔离层102，所述隔离层102覆盖所述鳍部101的部分侧壁，且所述隔离层102的顶部表面低于所述鳍部101的顶部表面；在所述隔离区b1上形成横跨所述鳍部101的第一栅极结构103，所述第一栅极结构103覆盖所述鳍部101的部分侧壁和顶部表面；在所述衬底100上形成介质层104，所述介质层104覆盖所述第一栅极结构103的侧壁。
33.请参考图3，图3与图2视图方向一致，去除所述第一栅极结构103、位于所述隔离区上b1的隔离层102、以及位于所述隔离区b1上的鳍部101，在所述介质层104内形成隔离开口(未标示)；在所述隔离开口内形成隔离结构105。
34.在本实施例中，通过所述隔离结构105用来防止后续形成的源漏掺杂层之间相互连接，起到隔离效果，通过采用去除所述第一栅极结构103形成所述隔离结构105能够有效降低器件结构占用的面积，提升半导体器件的集成度。
35.在本实施例中，在形成所述隔离开口时，需要去除位于所述隔离区b1上的鳍部101，由于在刻蚀去除所述隔离区b1上的鳍部101的过程中，刻蚀工艺受到刻蚀开口的深宽
比限制，使得位于所述隔离区b1上的鳍部101不易完全去除，因此，在本实施例中，在去除位于所述隔离区b1的鳍部101的过程中，还同时去除位于所述隔离区b1上的隔离层，这样能够有效增大刻蚀开口的深宽比，使得位于所述隔离区b1上的鳍部101能够被完全去除。
36.然而，当位于隔离区b1上的隔离层102被去除时，会使得所述器件区a1中的鳍部101的应力产生变化。当所述器件区a1中形成的有pmos晶体管结构时，由于pmos晶体管结构需要所述鳍部101提供一定压应力。在位于所述隔离区b1上的隔离层102被去除时，pmos晶体管结构中的鳍部101的压应力会被释放一部分，使得pmos晶体管结构中的鳍部101的压应力降低，进而影响pmos晶体管结构的性能，进而使得最终形成的半导体结构的性能降低。
37.在此基础上，本发明提供一种半导体结构的形成方法，通过去除所述第一栅极结构，在所述第一介质层内形成第一开口；去除位于所述隔离区上的鳍部，在所述第一介质层内形成第二开口。由于在形成所述第一开口和所述第二开口的过程中并没有刻蚀去除所述隔离层，不会使位于所述器件区中的鳍部的应力产生变化，进而不会造成位于所述器件区中的晶体管结构的性能降低，以此提升最终形成的半导体结构的性能。而且，所述第一开口和所述第二开口的形成的过程为：先去除所述第二区，在所述第一介质层内形成初始第一开口；在形成所述初始第一开口之后，去除所述隔离区，在所述隔离层内形成第二开口；在形成所述第二开口之后，去除所述第一区，在所述第一介质层内形成所述第一开口。由于在刻蚀去除所述隔离区的过程中，所述隔离层被所述第一区覆盖，因此能够避免所述隔离层被刻蚀损伤，进而不会使所述器件区的应力产生变化，以此提升最终形成的半导体结构的性能。
38.为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
39.图4至图19是本发明实施例的一种半导体结构的形成过程的结构示意图。
40.请参考图4和图5，图4为半导体结构的俯视图，图5是图4沿b-b方向的截面示意图，提供衬底200，所述衬底200上具有若干沿第一方向x平行排布的鳍部201，所述鳍部201包括多个器件区a1以及位于相邻所述器件区a1之间的隔离区b1，所述隔离区b1与所述器件区a1沿第二方向y排布，所述第一方向x和所述第二方向y垂直。
41.在本实施例中，所述衬底200和所述鳍部201的形成方法包括：提供初始衬底(未图示)；在所述初始衬底上形成图形化层(未图示)，所述图形化层暴露出部分所述初始衬底的顶部表面；以所述图形化层为掩膜刻蚀所述初始衬底，形成所述衬底200与所述鳍部201；在形成所述衬底200和所述鳍部201之后，去除所述图形化层。
42.在本实施例中，所述衬底200的材料为硅；在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
43.在本实施例中，所述鳍部201的材料为硅；在其他实施例中，所述鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
44.请参考图6，图6与图5的视图方向一致，在所述衬底200上形成隔离层202，所述隔离层202覆盖所述鳍部201的部分侧壁，且所述隔离层202的顶部表面低于所述鳍部201的顶部表面。
45.在本实施例中，所述隔离层202的形成方法包括：在所述衬底200上形成初始隔离层(未图示)，所述初始隔离层覆盖所述鳍部201的侧壁和顶部；对所述初始隔离层进行平坦
化处理，直至暴露出所述鳍部201的顶部表面为止；在所述平坦化处理之后，刻蚀去除部分所述初始隔离层，形成所述隔离层202，所述隔离层202顶部表面低于所述鳍部201顶部表面。
46.所述隔离层202的材料采用绝缘材料，所述绝缘材料包括氧化硅或氮氧化硅；在本实施例中，所述隔离层202的材料采用氧化硅。
47.在形成所述隔离层202之后，还包括：在所述衬底200上形成第一栅极结构，所述第一栅极结构横跨所述隔离区b1，且所述第一栅极结构覆盖所述隔离区b1的部分侧壁和顶部表面、以及所述隔离层202的部分顶部表面，所述第一栅极结构包括位于所述隔离层202上的第一区以及位于所述第一区上第二区，所述第一区的顶部表面低于所述鳍部201的顶部表面；在所述衬底200上形成若干第二栅极结构，所述第二栅极结构横跨所述器件区a1，且所述第二栅极结构覆盖所述器件区a1的部分侧壁和顶部表面、以及所述隔离层202的部分顶部表面；在所述衬底200上形成第一介质层，所述第一介质层覆盖所述第一栅极结构和所述第二栅极结构的侧壁。具体形成过程请参考图7至图13。
48.请参考图7和图8，图7为半导体结构的俯视图，图8是图7沿c-c方向的截面示意图，在所述衬底200上形成第一伪栅结构203和若干第二伪栅结构204，所述第一伪栅结构203横跨所述隔离区b1，所述第二伪栅结构204横跨所述器件区a1。
49.在本实施例中，所述第一伪栅结构203包括第一伪栅介质层以及位于所述第一伪栅介质层上的第一伪栅层(未标示)；所述第二伪栅结构包括第二伪栅介质层以及位于所述第二伪栅介质层上的第二伪栅层(未标示)。
50.在本实施例中，所述第一伪栅介质层和所述第二伪栅介质层的材料采用采用氧化硅；在其他实施例中，所述第一伪栅介质层和所述第二伪栅介质层的材料还可以采用氮氧化硅。
51.在本实施例中，所述第一伪栅层和所述第二伪栅层的材料采用硅。
52.在本实施例中，所述第一伪栅结构203和所述第二伪栅结构204同时形成，通过全局工艺同时形成所述第一伪栅结构203和所述第二伪栅结构204，能够有效提升生产效率。
53.在本实施例中，请继续参考图7，在形成所述第一伪栅结构203和所述第二伪栅结构204之后，在所述第一伪栅结构203的侧壁形成第一侧墙205；在所述第二伪栅结构204的侧壁形成第二侧墙206。
54.在本实施例中，所述第一侧墙205和所述第二侧墙206的材料采用氮化硅。
55.请参考图9，图9与图7视图方向一致，以所述第一伪栅结构203和所述第二伪栅结构204为掩膜刻蚀所述鳍部201，在所述鳍部201内形成若干源漏开口(未标示)；在所述源漏开口内形成源漏掺杂层207，所述源漏掺杂层207内具有源漏离子，所述源漏掺杂层207位于所述相邻的所述第二伪栅结构204之间、或者位于相邻的第一伪栅结构203和第二伪栅结构204之间。
56.所述源漏离子包括n型离子或p型离子。在本实施例中，所述源漏离子采用p型离子。
57.在本实施例中，在所述源漏开口内形成所述源漏掺杂层207的方法包括：采用外延生长工艺在所述源漏开口内形成外延层(未图示)；在形成所述外延层过程中采用原位掺杂工艺在所述外延层内掺入所述源漏离子，形成所述源漏掺杂层207。
58.请参考图10，在形成所述源漏掺杂层207之后，在所述衬底200上形成初始第一介质层(未图示)，所述初始第一介质层覆盖所述第一伪栅结构203和所述第二伪栅结构204；对所述初始第一介质层进行平坦化处理，直至暴露出所述第一伪栅结构203和所述第二伪栅结构204的顶部表面为止，形成所述第一介质层208。
59.在本实施例中，所述第一介质层208的材料采用氧化硅；在其他实施例中，所述第一介质层的材料还可以为低k介质材料(低k介质材料指相对介电常数低于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数低于2.5的介质材料)。
60.在本实施例中，对所述初始第一介质层进行平坦化处理的工艺采用化学机械打磨工艺。在其他实施例中，对所述初始第一介质层进行平坦化处理的工艺还可以采用湿法刻蚀工艺或干法刻蚀工艺。
61.请参考图11至图13，图11为半导体结构的俯视图，图12是图11沿d-d方向的截面示意图，图13是图11沿e-e方向的截面示意图，在形成所述第一介质层208之后，去除所述第一伪栅结构203和所述第二伪栅结构204，在所述第一介质层208内形成第一栅极开口和第二栅极开口(未标示)；在所述第一栅极开口内形成所述第一栅极结构209，所述第一栅极结构209横跨所述隔离区b1，且所述第一栅极结构209覆盖所述隔离区b1的部分侧壁和顶部表面、以及所述隔离层202的部分顶部表面，所述第一栅极结构209包括位于所述隔离层202上的第一区i以及位于所述第一区i上第二区ii，所述第一区i的顶部表面低于所述鳍部201的顶部表面；在所述第二栅极开口内形成所述第二栅极结构210，所述第二栅极结构210横跨所述器件区a1，且所述第二栅极结构210覆盖所述器件区a1的部分侧壁和顶部表面、以及所述隔离层202的部分顶部表面。
62.在本实施例中，所述第一栅极结构209和所述第二栅极结构210的顶部表面低于所述第一介质层208的顶部表面。
63.在本实施例中，所述第一栅极结构209包括：第一栅介质层以及位于所述第一栅介质层上的第一栅极层(未标示)；所述第二栅极结构210包括：第二栅介质层以及位于所述第二栅介质层上的第二栅极层(未标示)。
64.在本实施例中，所述第一栅介质层和所述第二栅介质层的材料包括高k介质材料。
65.所述第一栅极层和所述第二栅极层的材料包括金属，所述金属包括：钨、铝、铜、钛、银、金、铅或者镍。在本实施例中，所述第一栅极层和所述第二栅极层的材料采用钨。
66.请参考图14，图14和图12的视图方向一致，在形成所述第一栅极结构209和所述第二栅极结构210之后，在所述第一介质层208、第一栅极结构209以及第二栅极结构210上形成第二介质层211。
67.在本实施例中，所述第二介质层211的材料采用氧化硅；在其他实施例中，所述第二介质层的材料还可以为低k介质材料或超低k介质材料。
68.请参考图15，图15和图13的视图方向一致，在形成所述第二介质层211之后，去除所述第二区ii，在所述第一介质层208内形成暴露出所述隔离区b1顶部的初始第一开口212。
69.在本实施例中，通过先去除所述第二区ii，保留所述第一区i，其目的在于：通过所述第一区i保护所述隔离层202，在后续去除所述隔离区b1时避免损伤所述隔离层202，进而不会使所述器件区a1的应力产生变化，以此提升最终形成的半导体结构的性能。
70.在本实施例中，去除所述第二区ii的工艺采用干法刻蚀工艺；在其他实施例中，去除所述第二区的工艺还可以采用湿法刻蚀工艺。
71.请参考图16，去除所述初始第一开口212暴露出的所述隔离区b1，在所述隔离层202内形成第二开口213。
72.在本实施例中，由于保留的所述第一区i的材料与所述隔离区b1的材料具有较大的刻蚀选择比，因此可以采用自对准工艺去除所述隔离区b1。
73.在本实施例中，去除所述隔离区b1的工艺采用干法刻蚀工艺；在其他实施例中，去除所述隔离区的工艺还可以采用湿法刻蚀工艺。
74.请参考图17，在形成所述第二开口213之后，去除所述第一区i，在所述第一介质层208内形成第一开口214。
75.在本实施例中，通过去除所述第一栅极结构209，在所述第一介质层208内形成第一开口214；去除所述隔离区b1，在所述第一介质层208内形成第二开口213。由于在形成所述第一开口213和所述第二开口214的过程中并没有刻蚀去除所述隔离层202，不会使位于所述器件区a1中的鳍部201的应力产生变化，进而不会造成位于所述器件区a1中的晶体管结构的性能降低，以此提升最终形成的半导体结构的性能。
76.在本实施例中，去除所述第一区i的工艺采用干法刻蚀工艺；在其他实施例中，去除所述第一区的工艺还可以采用湿法刻蚀工艺。
77.请参考图18，在去除所述第一区i之后，还包括：回刻蚀部分所述隔离层202。
78.在本实施例中，通过回刻蚀部分所述隔离层202，进而对所述器件区a1中的应力进行部分释放，以此调整所述器件区a1中的应力大小，使其更符合晶体管结构的应力需求，使得最终形成的半导体结构的性能提升。
79.请参考图19，在形成所述第一开口213和所述第二开口214之后，在所述第一开口213和所述第二开口214内形成隔离结构215。
80.在本实施例中，通过所述隔离结构215用来防止后续形成的源漏掺杂层207之间相互连接，起到隔离效果，通过采用去除所述第一栅极结构209形成所述隔离结构215能够有效降低器件结构占用的面积，提升半导体器件的集成度。
81.在本实施例中，所述隔离结构215的形成方法包括：在所述第一开口213和所述第二开口214内、以及所述第二介质层211的顶部表面形成初始隔离结构(未图示)；对所述初始隔离结构进行平坦化处理，直至暴露出所述第二介质层211的顶部表面为止，形成所述隔离结构215。
82.所述隔离结构215的材料包括：氧化硅或氮化硅。在本实施例中，所述隔离结构215的材料采用氮化硅。
83.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

技术特征：
1.一种半导体结构的形成方法，其特征在于，包括：提供衬底，所述衬底上具有若干沿第一方向平行排布的鳍部，所述鳍部包括多个器件区以及位于相邻所述器件区之间的隔离区，所述隔离区与所述器件区沿第二方向排布，所述第一方向和所述第二方向垂直；在所述衬底上形成隔离层，所述隔离层覆盖所述鳍部的部分侧壁，且所述隔离层的顶部表面低于所述鳍部的顶部表面；在所述衬底上形成第一栅极结构，所述第一栅极结构横跨所述隔离区，且所述第一栅极结构覆盖所述隔离区的部分侧壁和顶部表面、以及所述隔离层的部分顶部表面，所述第一栅极结构包括位于所述隔离层上的第一区以及位于所述第一区上第二区，所述第一区的顶部表面低于所述鳍部的顶部表面；在所述衬底上形成第一介质层，所述第一介质层覆盖所述第一栅极结构的侧壁；去除所述第二区，在所述第一介质层内形成暴露出所述隔离区顶部的初始第一开口；去除所述初始第一开口暴露出的所述隔离区，在所述隔离层内形成第二开口；在形成所述第二开口之后，去除所述第一区，在所述第一介质层内形成第一开口；在所述第一开口和所述第二开口内形成隔离结构。2.如权利要求1所述半导体结构的形成方法，其特征在于，在形成所述初始第一开口之前，还包括：在所述第一介质层和所述第一栅极结构上形成第二介质层。3.如权利要求1所述半导体结构的形成方法，其特征在于，在去除所述第一区之后，还包括：回刻蚀部分所述隔离层。4.如权利要求1所述半导体结构的形成方法，其特征在于，所述第一栅极结构的顶部表面低于所述第一介质层的顶部表面。5.如权利要求1所述半导体结构的形成方法，其特征在于，在形成所述第一栅极结构的过程中，还包括：在所述衬底上形成若干第二栅极结构，所述第二栅极结构横跨所述器件区，且所述第二栅极结构覆盖所述器件区的部分侧壁和顶部表面、以及所述隔离层的部分顶部表面。6.如权利要求5所述半导体结构的形成方法，其特征在于，在形成所述第一栅极结构和所述第二栅极结构之前，还包括：在所述鳍部内形成若干源漏掺杂层，所述源漏掺杂层内具有源漏离子，所述源漏掺杂层位于所述相邻的所述第二栅极结构之间、或者位于相邻的第一栅极结构和第二栅极结构之间。7.如权利要求6所述半导体结构的形成方法，其特征在于，所述源漏离子包括n型离子或p型离子。8.如权利要求6所述半导体结构的形成方法，其特征在于，在形成所述第一栅极结构和所述第二栅极结构之前，还包括：在所述衬底上形成第一伪栅结构和若干第二伪栅结构，所述第一伪栅结构横跨所述隔离区，所述第二伪栅结构横跨所述器件区，所述第一介质层覆盖所述第一伪栅结构和所述第二伪栅结构的侧壁。9.如权利要求8所述半导体结构的形成方法，其特征在于，所述源漏掺杂层的形成方法包括：以所述第一伪栅结构和所述第二伪栅结构为掩膜刻蚀所述鳍部，在所述鳍部内形成若干源漏开口；在所述源漏开口内形成源漏掺杂层。10.如权利要求9所述半导体结构的形成方法，其特征在于，在所述源漏开口内形成所
述源漏掺杂层的方法包括：采用外延生长工艺在所述源漏开口内形成外延层；在形成所述外延层过程中采用原位掺杂工艺在所述外延层内掺入所述源漏离子，形成所述源漏掺杂层。11.如权利要求8所述半导体结构的形成方法，其特征在于，所述第一介质层的形成方法包括：在所述衬底上形成初始第一介质层，所述初始第一介质层覆盖所述第一伪栅结构和所述第二伪栅结构；对所述初始第一介质层进行平坦化处理，直至暴露出所述第一伪栅结构和所述第二伪栅结构的顶部表面为止，形成所述第一介质层。12.如权利要求8所述半导体结构的形成方法，其特征在于，对所述初始第一介质层进行平坦化处理的工艺包括：化学机械打磨工艺、湿法刻蚀工艺或干法刻蚀工艺。13.如权利要求8所述半导体结构的形成方法，其特征在于，所述第一栅极结构和所述第二栅极结构的形成方法包括：去除所述第一伪栅结构和所述第二伪栅结构，在所述第一介质层内形成第一栅极开口和第二栅极开口；在所述第一栅极开口内形成所述第一栅极结构，在所述第二栅极开口内形成所述第二栅极结构。14.如权利要求2所述半导体结构的形成方法，其特征在于，所述隔离结构的形成方法包括：在所述第一开口和所述第二开口内、以及所述第二介质层的顶部表面形成初始隔离结构；对所述初始隔离结构进行平坦化处理，直至暴露出所述第二介质层的顶部表面为止，形成所述隔离结构。15.如权利要求1所述半导体结构的形成方法，其特征在于，所述隔离结构的材料包括：氧化硅或氮化硅。16.如权利要求1所述半导体结构的形成方法，其特征在于，所述隔离层的材料包括：氧化硅或氮化硅。17.如权利要求1所述半导体结构的形成方法，其特征在于，所述第一栅极结构包括：第一栅介质层以及位于所述第一栅介质层上的第一栅极层。18.如权利要求5所述半导体结构的形成方法，其特征在于，所述第二栅极结构包括：第二栅介质层以及位于所述第二栅介质层上的第二栅极层。

技术总结
一种半导体结构的形成方法，包括：提供衬底，衬底上具有鳍部，鳍部包括器件区和隔离区；在衬底上形成隔离层；在衬底上形成第一栅极结构，第一栅极结构包括第一区以及位于第一区上第二区；去除第二区，在成初始第一开口；去除隔离区，形成第二开口；去除第一区，形成第一开口；在第一开口和第二开口内形成隔离结构。在形成第一开口和第二开口的过程中并没有刻蚀去除隔离层，不会使位于器件区中的鳍部的应力产生变化，进而不会造成位于器件区中的晶体管结构的性能降低。另外，在刻蚀去除隔离区的过程中，隔离层被第一区覆盖，因此能够避免隔离层被刻蚀损伤，进而不会使器件区的应力产生变化，以此提升最终形成的半导体结构的性能。以此提升最终形成的半导体结构的性能。以此提升最终形成的半导体结构的性能。


技术研发人员：涂武涛 陈建 王彦 张海洋
受保护的技术使用者：中芯国际集成电路制造(北京)有限公司
技术研发日：2020.11.23
技术公布日：2022/5/25