半导体集成器件以及电子系统的制作方法

1.本公开涉及集成器件的领域。更具体地，本公开涉及mos晶体管。


背景技术：

2.本公开的背景在下文中通过与其上下文相关的技术的讨论来介绍。然而，即使该讨论涉及文档、行为、人工制品等，它也不暗示或表示所讨论的技术是现有技术的一部分或者是与本公开相关的领域中的公知常识。
3.基于mos晶体管的集成器件通常被用于多种应用。特别地，mos 晶体管是电源应用中最常见的部件之一，其中大量电能被处理；在这种情况下，mos晶体管被设计为以相对较高的电压和/或电流操作。(功率)mos晶体管通常具有蜂窝结构。特别地，遍及数个单元，每个mos 晶体管复制相同的结构。例如，单元包括以交替条带的形式并联连接的对应(基本)的栅极区域和源极区域。蜂窝结构提供了源极区域的高周长/面积比率。这允许在集成mos晶体管的管芯的相对较小的区域(从而减小对应的集成器件的尺寸)中获得相对宽的沟道(从而增加可以维持的电流)。
4.mos晶体管的性能由其数个特性限定。特别地，mos晶体管的非常重要的特性是它们的安全工作区(soa)。每个mos晶体管的soa 由期望mos晶体管能够承受而不会自损坏的漏极/源极电压vds和漏极/ 源极电流(ids)限定(其中mos晶体管永远不应该被暴露于其soa之外的操作条件，即使是一瞬间也不行)。
5.数个因素限制了mos晶体管的soa。特别地，在以对数标度绘制漏极/源极电压vds和漏极/源极电流ids的图中，由基本笔直的边沿分段定界soa。这些边沿分段由漏极/源极接通状态、或输出、电阻rdson 限制(影响在线性区域或欧姆区域中操作的mos晶体管，其中漏极/源极电压vds与漏极/源极电流ids基本上成正比)、漏极/源极电流ids限制(由其最大值决定)、热限制(由最大散热决定)、二次击穿限制(由当在线性模式下操作时影响mos晶体管的热逃逸决定，其中漏极/源极电流ids与其栅极/源极电压vgs的小变化成正比)、和漏极/源极电压 vds限制(由其最大值决定)限定(连续地增加漏极/源极电压vds的值)。
6.用于扩大(具有蜂窝结构的)mos晶体管的soa的技术用于去除单元中的一些单元(诸如，每两个单元中的一个单元)的源极区域。这样，在mos晶体管的操作期间，去除了源极区域的管芯的所得的伪区域是非激活的，并且然后不生成热量。此外，伪区域充当mos晶体管的其余部分的散热器。因此，由mos晶体管生成的热量(在剩余的源极区域周围)部分地被伪区域耗散，从而限制了mos晶体管的发热。
7.然而，伪区域减小了mos晶体管的源极区域的数目，进而相应地增加了其漏极/源极接通状态电阻rdson。实际上，由沿着从mos晶体管的漏极端子到mos晶体管的源极端子的漏极/源极电流ids的路径的数个贡献给出漏极/源极接通状态电阻rdson；特别地，这些贡献包括源极区域的电阻。由于源极区域被并联连接，因此源极区域的数目越少，它们的总电阻越高。
8.漏极/源极接通状态电阻rdson的增加相应地增加了mos晶体管的 soa中的对应的
限制。因此，这会对mos晶体管的性能产生不利影响，尤其是当它在线性区域中操作时。


技术实现要素：

9.本公开的目的是提供一种半导体集成器件以及电子系统，以至少部分地解决现有技术中存在的上述问题。
10.本公开的一方面提供了一种半导体集成器件，包括：至少一个mos 晶体管，被集成在半导体材料的管芯上，mos晶体管包括：多个单元，多个单元中的每个单元包括：源极区域；导电材料的栅极元件；以及电绝缘材料的栅极绝缘层，将栅极元件与管芯的半导体材料绝缘；源极接触件，与源极区域耦合；以及栅极接触件，与栅极元件耦合；其中多个单元中的一个或多个选择的单元包括：禁用结构，被插置在栅极元件的耦合的栅极部分与栅极元件的解耦的栅极部分之间，栅极元件的耦合的栅极部分与栅极接触件耦合，栅极元件的解耦的栅极部分与栅极接触件解耦，禁用结构具有高于mos晶体管的阈值电压的干预电压。
11.根据一个或多个实施例，其中禁用结构被配置为：当mos晶体管响应于被施加在栅极接触件与源极接触件之间的控制电压而被接通时，禁用结构处于非传导状况，控制电压在阈值电压与干预电压之间；或者在其它情况下，禁用结构处于传导状况。
12.根据一个或多个实施例，其中在选择的单元中的每个选择的单元中，禁用结构包括具有限定干预电压的反向击穿电压的二极管，当mos晶体管被接通时二极管被配置为反向偏置，并且当mos晶体管被关断时二极管被配置为正向偏置。
13.根据一个或多个实施例，其中管芯具有第一传导类型并且具有主表面，mos晶体管包括：至少一个本体区域，具有第二传导类型，从主表面延伸到管芯中；以及单元中的每个单元包括：源极区域，具有第一传导类型，从主表面延伸到本体区域中；栅极沟槽，从主表面延伸到本体区域中以及管芯的半导体材料中；栅极绝缘层，涂覆栅极沟槽；以及栅极元件，填充被涂覆有栅极绝缘层的栅极沟槽。
14.根据一个或多个实施例，其中管芯具有与主表面相对的另外的主表面，mos晶体管包括：漏极区域，具有第一传导类型，从另外的主表面延伸到管芯中。
15.根据一个或多个实施例，其中在选择的单元中的每个选择的单元中，栅极元件包括：由第一传导类型或第二传导类型中的一个传导类型组成的栅极传导类型的半导体材料的耦合的栅极部分；栅极传导类型的半导体材料的解耦的栅极部分；以及禁用结构，包括：与栅极传导类型相对的分隔传导类型的半导体材料的分隔区域，将耦合的栅极部分与解耦的栅极部分分隔，分隔区域以及耦合的栅极部分限定二极管，并且分隔区域以及解耦的栅极部分限定与二极管反向串联连接的另外的二极管；以及导电材料的桥接元件，被连接在分隔区域与解耦的栅极部分之间，桥接元件使另外的二极管短路。
16.根据一个或多个实施例，其中在选择的单元中的每个选择的单元中，耦合的栅极部分、解耦的栅极部分以及分隔区域填充从主表面延伸到栅极绝缘层的栅极沟槽的对应部分。
17.根据一个或多个实施例，其中在选择的单元中的每个选择的单元中，桥接元件包括：桥接沟槽，从主表面延伸到分隔区域中以及解耦的栅极部分中；以及导电材料的桥接插塞，填充桥接沟槽。
18.本公开的另一方面提供了一种电子系统，包括：集成器件，集成器件包括：至少一
个mos晶体管，被集成在半导体材料的管芯上，mos 晶体管包括：多个单元，多个单元中的每个单元包括：源极区域；导电材料的栅极元件；以及电绝缘材料的栅极绝缘层，将栅极元件与管芯的半导体材料绝缘；源极接触件，与源极区域耦合；以及栅极接触件，与栅极元件耦合；其中多个单元中的一个或多个选择的单元包括：禁用结构，被插置在栅极元件的耦合的栅极部分与栅极元件的解耦的栅极部分之间，栅极元件的耦合的栅极部分与栅极接触件耦合，栅极元件的解耦的栅极部分与栅极接触件解耦，禁用结构具有高于mos晶体管的阈值电压的干预电压。
19.根据一个或多个实施例，其中禁用结构被配置为：当mos晶体管响应于被施加在栅极接触件与源极接触件之间的控制电压而被接通时，禁用结构处于非传导状况，控制电压在阈值电压与干预电压之间；或者在其它情况下，禁用结构处于传导状况。
20.根据一个或多个实施例，其中在选择的单元中的每个选择的单元中，禁用结构包括具有限定干预电压的反向击穿电压的二极管，当mos晶体管被接通时二极管被配置为反向偏置，并且当mos晶体管被关断时二极管被配置为正向偏置。
21.根据一个或多个实施例，其中管芯具有第一传导类型并且具有主表面，mos晶体管包括：至少一个本体区域，具有第二传导类型，从主表面延伸到管芯中；以及单元中的每个单元包括：源极区域，具有第一传导类型，从主表面延伸到本体区域中；栅极沟槽，从主表面延伸到本体区域中以及管芯的半导体材料中；栅极绝缘层，涂覆栅极沟槽；以及栅极元件，填充被涂覆有栅极绝缘层的栅极沟槽。
22.根据一个或多个实施例，其中管芯具有与主表面相对的另外的主表面，mos晶体管包括：漏极区域，具有第一传导类型，从另外的主表面延伸到管芯中。
23.根据一个或多个实施例，其中在选择的单元中的每个选择的单元中，栅极元件包括：由第一传导类型或第二传导类型中的一个传导类型组成的栅极传导类型的半导体材料的耦合的栅极部分；栅极传导类型的半导体材料的解耦的栅极部分；以及禁用结构，包括：与栅极传导类型相对的分隔传导类型的半导体材料的分隔区域，将耦合的栅极部分与解耦的栅极部分分隔，分隔区域以及耦合的栅极部分限定二极管，并且分隔区域以及解耦的栅极部分限定与二极管反向串联连接的另外的二极管；以及导电材料的桥接元件，被连接在分隔区域与解耦的栅极部分之间，桥接元件使另外的二极管短路。
24.根据一个或多个实施例，其中在选择的单元中的每个选择的单元中，耦合的栅极部分、解耦的栅极部分以及分隔区域填充从主表面延伸到栅极绝缘层的栅极沟槽的对应部分。
25.根据一个或多个实施例，其中在选择的单元中的每个选择的单元中，桥接元件包括：桥接沟槽，从主表面延伸到分隔区域以及解耦的栅极部分中；以及导电材料的桥接插塞，填充桥接沟槽。
26.利用本公开的实施例，有利地允许根据mos晶体管的当前的操作条件以动态方式选择性地禁用所选择的单元。
附图说明
27.本公开的解决方案及其进一步的特征及其优点将参考其以下详细描述得到最好的理解，该详细描述纯粹以非限制性指示的方式给出，并结合附图阅读(其中，为简单起见，
对应的元素利用相同或相似的引用表示并且不再重复解释，并且每个实体的名称通常被用于表示其类型和属性，如值、内容和表示)。在这方面，明确表示附图不必按比例绘制(有些细节可能被夸大和/或简化)，除非另有说明，在其它情况下它们仅被用于概念性地说明本文所述的结构和程序。特别地：
28.图1示出了根据本公开的实施例的集成器件的截面图的局部图示，
29.图2示出了根据本公开的实施例的mos晶体管的等效电路，
30.图3a至图3k示出了根据本公开的实施例的集成器件的制造工艺的主要步骤，并且
31.图4示出了结合了根据本公开的实施例的集成器件的系统的示意框图。
具体实施方式
32.特别参考图1，在根据本公开的实施例的集成器件100的截面图中示出了局部图示。
33.集成器件100包括mos晶体管105(或更多)。mos晶体管105 为双扩散型(dmos)并且其具有基于沟槽栅极的竖直结构(诸如，具有u形(umos))。mos晶体管105实现功率部件，该功率部件被设计为处理相对高的电功率(例如，超过10w的量级)，诸如以对应的相对高(例如，分别地超过10a和10v的量级)的电流和/或电压操作。
34.mos晶体管105被集成在半导体块上，诸如半导体材料(例如，硅 (以便限定对应的芯片))的管芯110。通常，半导体材料的n型掺杂物(或杂质)和p型掺杂物(或杂质)的浓度通过在字母n和p上加上符号+或符号-来表示，以分别地指示杂质的高浓度或低浓度，或者加上符号++或符号
‑‑
，以分别地指示杂质的非常高浓度或非常低浓度；没有任何符号+或-的添加的字母n和p表示中间值的浓度。管芯110包括 n++型的衬底115(实际上更厚)，在衬底115之上布置n型的(薄) 外延层120。外延层120的自由主表面限定管芯110的前表面125f，而衬底115的自由主表面限定管芯110的后表面125b(彼此相对)。
35.mos晶体管105包括以下部件。n++型的漏极区域由衬底115(从背表面125b延伸到管芯110中)限定。p型的本体区域130从前表面125f延伸到管芯110的外延层120中，以便与漏极区域115保持分隔。 mos晶体管105具有蜂窝结构，蜂窝结构具有遍及多个单元(诸如， 100-1.000)复制的相同的结构。特别地，每个单元包括以下部件。n+ 型的源极区域135，从前表面125f延伸到本体区域130中。栅极沟槽140，从前表面125f延伸到本体区域130中然后延伸到管芯110的外延层120 中。栅极沟槽140，涂覆有(电)绝缘材料(例如，氧化硅)的(相对薄的)栅极绝缘层145。(涂覆的)栅极沟槽140填充有(电)导电材料(诸如，n+型掺杂的多晶硅)的栅极元件150。mos晶体管具有叉指式架构；特别地，在工厂视图中(在前表面125f上)，源极区域135和栅极元件150具有细长的形状(条状)并且被彼此交替地平行(就像交叉的手指一样)布置。(电)导电材料(例如，金属)的漏极接触件接触背表面125b上的漏极区域115。(电)绝缘材料(例如，二氧化硅) 的保护层160覆盖前表面125f(为了清楚起见在图中被部分地切除)。 (电)导电材料(例如，金属)的源极接触件165通过保护层160接触所有源极区域135和本体区域130。(电)导电材料(例如，金属)的栅极接触件170通过保护层160接触所有源极区域135。
36.通常，mos晶体管105可以根据(由漏极接触件155、源极接触件 165和栅极接触件170限定的)mos晶体管105的端子处的电压在其特性的三个不同区域中操作。特别地，在截
止区域或亚阈值区域中，(控制)栅极/源极电压vgs低于mos晶体管105的阈值电压vth(例如， 1v-2v)；在这种情况下，mos晶体管105被关断(没有漏极/源极电流 ids流过mos晶体管105)。在线性区域或欧姆区域中，栅极/源极电压 vgs高于阈值电压vth，并且漏极/源极电压vds严格低于过驱动电压 vov＝vgs-vth(vds《vgs-vth)；在这种情况下，mos晶体管105被接通并且漏极/源极电压vds基本上与漏极/源极电流ids成正比。在饱和区域或有源区域中，栅极/源极电压vgs再次高于阈值电压vth，但是栅极/ 源极电压vgs高于过驱动电压(vds》vgs-vth)；在这种情况下，mos 晶体管105再次被接通，但是现在漏极/源极电流ids(独立于漏极/源极电压vds)基本上恒定。
37.在根据本公开的实施例的解决方案中，如以下详细描述的，一个或多个所选择的单元进一步包括能够选择性地禁用它们的对应的禁用结构。特别地，每个禁用结构被插置在栅极元件150的一部分栅极元件与栅极元件150的另一部分栅极元件之间，该栅极元件150的一部分与栅极接触件170耦合，并且该栅极元件的另一部分与栅极接触件170解耦。禁用结构具有高于阈值电压vth(例如，等于1.5倍-3倍)的干预电压。当mos晶体管响应于栅极/源极电压vgs而被接通时，禁用结构被配置为处于非传导状况，在其它情况下禁用结构处于传导状况，栅极/源极电压vgs被包括在阈值电压vth与干预电压之间。
38.因此，当栅极/源极电压vgs略高于阈值电压vth时，禁用结构处于非传导状况；通常，这在当mos晶体管105(由于vgs≤vth+vds)在饱和区域中操作时发生。在这种情况下，在对应的(所选择的)栅极元件150与源极区域135之间施加零电压。然后，所选择的单元不激活并且不生成热量，进一步充当用于mos晶体管105的其余部分的散热器。因此，由(在其它单元的源极区域135周围的)mos晶体管生成的热量部分地由所选择的单元耗散，从而限制了mos晶体管105的发热。
39.相反，当栅极/源极电压vgs远高于阈值电压vth时，禁用结构处于传导状况；通常，这在当mos晶体管105(由于vgs》vth+vds)在线性区域中操作时发生。在这种情况下，禁用结构针对mos晶体管105的操作基本上是不透明的；特别地，所有单元都是激活的，所有源极区域 135都对漏极/源极接通状态电阻rdson有贡献，因此不会受到不利影响。
40.最后，当栅极/源极电压vgs低于阈值电压vth时，禁用结构再次处于传导状况；这在当mos晶体管105在截止区域中操作时发生。同样在这种情况下，禁用结构对mos晶体管105的操作基本上是不透明的。
41.因此，上述解决方案允许根据mos晶体管的当前的操作条件以动态方式选择性地禁用所选择的单元。特别地，当mos晶体管以相对高的漏极/源极电压vds(作为典型的饱和区域)操作时，所选择的单元是不激活的。在这种情况下，限制mos晶体管的发热是有利的(因为它主要影响soa的对应的部分)；在这种情况下，漏极/源极接通状态电阻rdson的所得的增加基本上无关紧要(因为漏极/源极电流ids实际上是恒定的)。相反，当mos晶体管以相对较低的漏极/源极电压vds操作时(作为典型的线性区域，在截止区域中低至无)，所有的单元都是激活的。在这种情况下，维持漏极/源极接通状态电阻rdson低是有利的(因为它主要影响soa的对应的部分)；在这种情况下，加热的缺失限制基本上无关紧要(因为mos晶体管生成的热量相对较低)。
42.具体地，在图中所示的具体实施例中，每个所选择的单元的栅极元件150包括以下附加的部件。p+型(例如，也掺杂多晶硅)的分隔区域 175，从前表面125f向下延伸到栅极元
件150中以到达绝缘层145；在工厂视图中(在前表面125f上)，分隔区域175(靠近栅极接触件170) 完全横向地穿过栅极元件150。结果，分隔区域175将栅极元件150分成两部分，表示为(耦合的)栅极部分150c和(解耦的)栅极部分150u。栅极部分150c靠近栅极接触件170，以便仍与栅极接触件170耦合；栅极部分150u远离栅极接触件170，然后与栅极接触件170解耦(并且，特别是在操作中形成mos晶体管105的沟道的管芯110的区域中)。然后在分隔区域175与栅极部分150c之间、以及在分隔区域175与栅极部分150u之间创建对应的pn结。(电)导电材料(例如，金属)的桥接接触件180接触分隔区域175与栅极部分150u(其中桥接接触件180 保持浮动)二者。
43.现在参考图2和图1，示出了根据本公开的实施例的mos晶体管 105的等效电路。
44.mos晶体管105包括由其单元定义的多个基本mos晶体管mi，其中i＝1
…
n，其中n是单元的数目(图中示出了四个单元)。特别地，每个基本mos晶体管mi具有(由漏极区域115的对应的部分形成的)漏极、(由对应的源极区域135形成的)源极、以及(由对应的栅极元件150形成的)栅极，其中(由本体区域130的对应的部分形成的)本体 (经由源极接触件165)与源极短路。连接到每个基本mos晶体管mi 的栅极的栅极电阻器rgi表示在栅极接触件170与其中在操作中形成mos晶体管105的沟道的管芯110的区域之间的栅极元件150的电阻。
45.在根据本公开的实施例的解决方案中，在每个所选择的单元的基本 mos晶体管ms中，在所讨论的示例中s＝1,3，(由分隔区域175与栅极部分150u之间的pn结形成的)二极管dds和(由分隔区域175与栅极部分150c之间的pn结形成的)二极管dps被反串联地连接到栅极电阻器rgs；特别地，二极管dds的阳极被连接到二极管dps的阳极(公共分隔区域175)，并且二极管dds的阴极被连接到栅极电阻器rgs(栅极部分150u主要对栅极电阻器rgs有贡献)。此外，二极管dds的阳极与阴极(经由桥接接触件180)短路。二极管dps的(由使二极管dps在反向偏置时明显接通的最小电压限定的)(反向)击穿电压vbk严格地高于阈值电压vth(例如，2v-4v)，其中击穿电压vbk限定了禁用结构的干预电压。
46.基本mos晶体管mi被基本并联地连接(除了存在的二极管dds、 dps之外)，以形成整个mos晶体管105。特别地，mos晶体管105具有(由漏极接触件155形成的)漏极端子d、(由源极接触件165形成的)源极端子s以及(由栅极接触件170形成的)栅极端子g。漏极端子d被连接到所有基本mos晶体管mi的漏极(漏极区域115)。源极端子s被连接到所有基本mos晶体管mi的源极(对应的源极区域135)。栅极端子g与所有基本mos晶体管mi的栅极(对应的栅极元件150) 耦合。特别地，在每个未选择的单元的基本mos晶体管mu中，在所讨论的示例中u＝2,4，栅极端子g经由栅极电阻器rgu被连接到栅极；相反，在每个选择的单元的基本mos晶体管ms中，栅极端子g被连接到二极管dps的阴极(栅极部分150c，忽略其电阻)，然后通过二极管 dps和栅极电阻器rgs被连接到栅极(二极管dds短路)。
47.当栅极/源极电压vgs高于阈值电压vth但是低于击穿电压vbk(作为典型的饱和区域)时，二极管dps被反向偏置，然后不导通。因此，只有基本mos晶体管mu接收栅极/源极电压vgs然后被接通，而基本 mos晶体管ms具有的栅极浮动然后被关断。
48.相反，当栅极/源极电压vgs高于击穿电压vbk(作为典型的线性区域)时，二极管dps由于它们的电击穿而变得(反向)导通。因此，所有的基本mos晶体管mu、ms接收栅极/源极电压vgs然后被接通。
49.最后，当栅极/源极电压vgs低于阈值电压vth(截止区域)时，二极管dps被正向偏
置，然后导通。因此，所有的基本mos晶体管mu、 ms接收栅极/源极电压vgs然后被关断。
50.以上描述的实现方式非常简单，但同时也是有效的。此外，它允许在对mos晶体管105的结构的影响有限的情况下获得期望的结果。
51.现在参考图3a至图3k，示出了根据本公开的实施例的集成器件的制造过程的主要步骤。
52.从图3a开始，通常在半导体材料的晶片305的级别处执行制造工艺，在晶片305上同时地在其大量相同区域中集成相同的结构(为了方便，以下仅提及一个区域)。晶片305包括n++型衬底，该n++型衬底将形成集成器件的衬底，然后利用相同的附图标记115表示。将形成集成器件的外延层然后利用相同的附图标记120表示的n型外延层被热生长到衬底115上。用于栅极沟槽的掩模310被形成在外延层120的自由主表面上，该主表面将形成集成器件的前表面，然后利用相同的附图标记125f表示；例如，通过利用热氧化步骤生长(相对厚的)氧化硅层，然后通过利用光刻技术适当地图案化(然后剥离)的光致抗蚀剂层蚀刻该氧化硅层来获得掩模310。通过掩模310蚀刻晶片305(例如，利用干蚀刻步骤)以形成栅极沟槽140。
53.移动到图3b，移除(氧化物)掩模。利用热氧化步骤将(相对薄的) 氧化硅层315生长到晶片305上，即前表面125f和栅极沟槽140的暴露的表面；特别地，涂覆栅极沟槽140的氧化硅层315的部分氧化硅层限定了它们的栅极绝缘层145。
54.移动到图3c，n+型的掺杂多晶硅层320被沉积在晶片305上，即氧化硅层315上，以便填充(涂覆的)栅极沟槽140并且覆盖(涂覆的) 前表面125f。
55.移动到图3d，晶片305(例如，利用化学机械抛光cmp步骤)被平面化以从前表面125f上的氧化硅层315移除过量的掺杂多晶硅层。操作留下填充有(剩余的)掺杂多晶硅的栅极沟槽140(涂覆有栅极绝缘层145)，在栅极沟槽140之上形成对应的(薄)氧化硅层325，以便获得栅极元件150。
56.移动到图3e，在根据本公开的实施例的解决方案中，用于分隔区域的掩模330被形成在晶片305上(即氧化硅层315、325)；例如，通过沉积光致抗蚀剂材料层然后利用光刻技术图案化光致抗蚀剂层来获得掩模330。通过掩模330(例如，利用干蚀刻步骤)蚀刻晶片305，以形成与分隔区域相对应的分隔沟槽335。
57.移动到图3f，剥离(光致抗蚀剂)掩模。p+型掺杂多晶硅层340 被沉积在晶片305上(即氧化硅层315、325)，以便填充分隔沟槽335 并且覆盖(涂覆的)前表面125f。
58.移动到图3g，晶片305(例如，利用cmp步骤)被平面化，以从前表面125f上的氧化硅层315、325移除过量的掺杂多晶硅。该操作留下填充有(剩余的)掺杂多晶硅的分隔沟槽335，在分隔沟槽335之上形成对应的(薄)氧化硅层345，从而获得分隔区域175。
59.移动到图3h，通常地形成p型本体区域130和n+型源极区域135。例如，图中未示出，通过光刻抗蚀剂掩模(然后剥离)利用离子注入步骤，随后进行热扩散步骤来形成本体区域130；同样地，通过另一个光刻抗蚀剂掩模(然后剥离)利用离子注入步骤，随后进行热扩散步骤来形成源极区域135。
60.移动到图3i，利用热氧化步骤在晶片305上生长(相对厚的)氧化硅层350，即，氧化硅层315、325(一起限定保护层160)。通过光刻抗蚀剂掩模蚀刻保护层160然后剥离(在图中未示出)，来在保护层160 中打开用于源极接触件的源极窗口355、用于栅极接触件的栅极
窗口360 和用于桥接接触件的桥接窗口365。
61.移动到图3j，在晶片305上沉积金属(例如，钨)层370(即保护层160)，以便填充源极窗口355、栅极窗口360和桥接窗口365，并且覆盖(涂覆的)前表面125f。
62.移动到图3k，晶片305(例如，利用cmp步骤)被平面化，以从前表面125f上的保护层160移除过量的金属。该操作在源极窗口355中留下对应的源极插塞375，在栅极窗口360中留下对应的栅极插塞380，并且在桥接窗口365中留下对应的桥接插塞385。此时，在图中未示出，在晶片305上沉积金属层(例如，铜)，即保护层160、源极插塞375、栅极插塞380和桥接插塞385。通过光致抗蚀剂掩模蚀刻金属层然后剥离，以便限定与源极插塞375接触的棒和对应的条带(形成源极接触件)，与栅极插塞380接触的棒和对应的条带(形成栅极接触件)，以及与桥接插塞385接触的对应的焊盘(形成桥接接触件)，从而获得图1中所示的结构。
63.以上描述的实现方式允许利用有限数目的附加的工艺步骤(然后利用有限的附加的成本)获得期望的结果。
64.现在参考图4，示出了结合根据本公开的实施例的集成器件的系统 400的示意框图。
65.系统400(例如，用于汽车应用的控制单元)包括通过总线结构405 (利用一个或多个级别)在它们之间连接的数个部件。特别地，一个或多个微处理器(μp)410提供系统400的逻辑能力；非易失性存储器 (rom)415存储用于系统400的引导程序的基础代码，并且易失性存储器(ram)420被微处理器410用作工作存储器。系统具有用于存储程序和数据的大容量存储器425(例如，闪存eeprom)。此外，系统 400包括外围设备或输入/输出(i/o)单元430的多个控制器(诸如，wi-fi wnic、蓝牙收发器、gps接收器、加速度计、陀螺仪等)。特别地，外围设备430中的一个或多个外围设备各自包括微(机电)结构435 (例如，一个或多个传感器/致动器)和用于控制微结构435的集成器件 100。
66.条款修订
67.自然地，为了满足本地和特定要求或设计考虑，本领域技术人员可以对本公开施加许多逻辑和/或物理修改和变更。更具体地，虽然已经参考本公开的一个或多个实施例以一定程度的特殊性描述了本公开，但是应当理解，形式和细节以及其它实施例的各种省略、替换和变化都是可能的。特别地，本公开的不同的实施例甚至可以在没有前述描述中阐述的具体细节(诸如，数值)的情况下实践以提供对本公开的更透彻的理解；相反，众所周知的特征可能已经被省略或简化，以免利用不必要的细节混淆描述。此外，作为一般设计选择的问题，明确意图是结合本公开的任何实施例描述的特定元件和/或方法步骤可以被并入任何其它实施例中。此外，相同组中呈现的项目和不同的实施例、示例或替代方案不应被解释为事实上彼此等效(但它们是独立的和自主的实体)。在任何情况下，每个数值都应根据适用的公差进行修改；特别地，除非另有说明，在其它情况下术语“基本上”、“大约”、“近似地”等应被理解为在10％内，优选地在5％内并且还更优选地在1％内。此外，数值的每个范围应当旨在明确地指定沿着该范围内的连续体(包括其端点)的任何可能的数字。序数或其它限定符仅被用作标记以区分具有相同名称的元件，但其本身并不意味着任何优先级、优先或顺序。术语包括、由
…
组成、具有、包含、涉及等应具有开放的、非穷尽的含义(即，不限于所列举的项目)，术语基于、取决于、根据、
…
的功能等应该是指非排他性关系(即，可能涉及其它变量)，术语一、一个应该是指一个或多个项目(除非另有明确说明)，并且术语手段(或任
何手段加功能的表述)应该是指用于执行相关功能而调整或配置的任何结构。
68.例如，实施例提供了一种集成器件。然而，集成器件可以是任何类型的(例如，原始晶片形式、裸芯片、封装件等)。
69.在一个实施例中，集成器件包括至少一个mos晶体管。然而，集成器件可以包括任何数目和类型(例如，nmos、pmos、功率类型、信号类型、混合类型、以任何电流/电压操作等)的mos晶体管。
70.在一个实施例中，mos晶体管被集成在半导体材料的管芯上。然而，管芯可以是任何类型(例如，在衬底上生长的外延层、单晶衬底、soi 等)和任何半导体材料(例如，硅、锗、具有任何类型和浓度的掺杂物等)。
71.在一个实施例中，mos晶体管包括多个单元。然而，单元可以是任何数目和任何类型(例如，条状、块状、叉指状、阵列状等)。
72.在一个实施例中，每个单元包括半导体材料的源极区域。然而，源极区域可以是任何形状、大小、深度和类型(例如，n、p、具有任何类型和浓度的掺杂物等)。
73.在一个实施例中，每个单元包括导电材料的栅极元件。然而，栅极元件可以是任何形状、尺寸和类型(例如，具有任何深度的掩埋、表面的、多晶硅、金属等)。
74.在一个实施例中，每个单元包括将栅极元件与管芯的半导体材料绝缘的电绝缘材料的栅极绝缘层。然而，栅极绝缘层可以是任何厚度、范围和类型(例如，延伸贯穿所有栅极元件的单个层、用于每个栅极元件或其组的单独的部分、氧化硅、氮化硅、teos等)。
75.在一个实施例中，mos晶体管包括与源极区域耦合的源极接触件。然而，源极接触件可以是任何类型(例如，金属、掺杂多晶硅等)并且可以以任何方式(例如，经由对应的掩埋插塞、表面地、与可能的本体区域耦合或不耦合等)与源极区域耦合。
76.在一个实施例中，mos晶体管包括与栅极元件耦合的栅极接触件。然而，栅极接触件可以是任何类型并且可以以任何方式(关于源极接触件相同或不同的方式)与栅极元件耦合。
77.在一个实施例中，一个或多个选择的单元在单元中被分化。然而，选择的单元可以是任何数目并且可以以任何方式(例如，与其它未选择的单元交替、两个或多个未选择的单元中的一个未选择的单元、均匀分布的、在一些区域中更集中的)被布置。
78.在一个实施例中，每个选择的单元包括禁用结构，其被插置在栅极元件的耦合的栅极部分与栅极元件的解耦的栅极部分之间，栅极元件的耦合的栅极部分与栅极接触件耦合，栅极元件的解耦的栅极部分与栅极接触件解耦。然而，禁用结构可以是任何类型(例如，两个反相串联的二极管、单个二极管、晶体管、与栅极元件耦合的附加的禁用接触件等) 并且可以被布置在耦合的栅极部分与解耦的栅极部分之间的任何位置处 (例如，在中间、靠近栅极接触件、靠近源极区域等)。
79.在一个实施例中，禁用结构具有高于mos晶体管的阈值电压的干预电压。然而，干预电压和阈值电压可以具有任何值(无论是绝对值还是相对值)；此外，可以以任何方式(例如，通过反向击穿电压、阈值电压、外部偏置电压等)限定干预电压。
80.在一个实施例中，当mos晶体管响应于施加在栅极接触件与源极接触件之间的控制电压而被接通时，禁用结构被配置为处于非传导状况，禁用结构在其它情况下处于传导状况，控制电压被包括在阈值电压与干预电压之间。然而，可以以数个方式(例如，仅当分别
地响应于低于阈值电压的控制电压或高于干预电压的控制电压在电击穿中正向偏置或反向偏置时二极管/晶体管才传导，反之亦然，仅当控制电压克服施加到禁用接触件的偏置电压时控制电压才到达解耦的栅极部分，以此类推)实现该结果。
81.进一步的实施例提供了附加的有利特征，然而在基本实现方式中可以完全省略这些特征。
82.特别地，在选择的单元中的每个选择的单元的实施例中，禁用结构包括具有限定干预电压的反向击穿电压的二极管。然而，二极管可以是任何类型(例如，雪崩二极管、齐纳二极管等)。
83.在一个实施例中，二极管被配置为当mos晶体管被接通时二极管被反向偏置，并且当mos晶体管被关断时二极管被正向偏置。然而，不排除相对的行为(即，当mos晶体管被接通时二极管被正向偏置，根据控制电压传导或不传导，并且当mos晶体管被关断时二极管被反向偏置)。
84.在一个实施例中，管芯具有第一传导类型并且具有主表面。然而，第一传导类型可以是任何类型(例如，n、p、具有任何类型和浓度的掺杂物等)。
85.在一个实施例中，mos晶体管包括从主表面延伸到管芯中的第二传导类型的至少一个本体区域。然而，第二传导类型可以是任何类型(例如，p、n、具有任何类型和浓度的掺杂物等)；此外，本体区域可以是任何数目、任何形状、尺寸、深度和类型(例如，所有单元中的一个单元、每个单元或其组中的一个单元或其组等)。
86.在一个实施例中，单元中的每个单元包括从主表面延伸到本体区域中的第一传导类型的源极区域。然而，源极区域可以以任何方式(例如，在任何位置处、到相针对其的任何深度等)延伸到本体区域中。
87.在一个实施例中，单元中的每个单元包括从主表面延伸到本体区域以及管芯的半导体材料中的栅极沟槽。然而，栅极沟槽可以是任何形状、尺寸和深度(例如，具有umos中的u形截面、vmos中的v形截面等)。
88.在一个实施例中，单元中的每个单元包括涂覆栅极沟槽的栅极绝缘层。然而，栅极绝缘层可以以任何方式(例如，仅在栅极沟槽中延伸、在前表面之上进一步延伸等)涂覆栅极沟槽。
89.在一个实施例中，单元中的每个单元包括填充栅极沟槽的栅极元件，栅极沟槽涂覆有栅极绝缘层。然而，不排除具有平面结构的mos晶体管的可能性。
90.在一个实施例中，管芯具有与主表面相对的另外的主表面；mos晶体管包括从另外的主表面延伸到管芯中的第一传导类型的漏极区域。然而，不排除具有平面结构的mos晶体管的可能性。
91.在一个实施例中，在选择的单元中的每个选择的单元中，栅极元件包括栅极传导类型(由第一传导类型或第二传导类型中的一个传导类型组成)的半导体材料的耦合的栅极部分。然而，耦合的栅极部分可以是任何类型(例如，p、n、具有任何类型和浓度的掺杂物等)。
92.在一个实施例中，在选择的单元中的每个选择的单元中，栅极元件包括栅极传导类型的半导体材料的解耦的栅极部分。然而，解耦的栅极部分可以是任何类型(例如，关于耦合的栅极部分具有或不具有相同类型和浓度的掺杂物)。
93.在一个实施例中，在选择的单元中的每个选择的单元中，禁用结构包括将耦合的栅极部分与解耦的栅极部分分隔的分隔传导类型(与栅极传导类型相对)的半导体材料的分隔区域。然而，分隔区域可以是任何形状、尺寸、深度和类型(例如，n、p、具有任何类型和浓度的掺杂物等)。
94.在一个实施例中，分隔区域以及耦合的栅极部分限定二极管，并且分隔区域以及解耦的栅极部分限定与该二极管反向串联连接的另外的二极管。然而，另外的二极管可以是任何类型(关于二极管相同或不同的类型)并且两个二极管可以以任何方式(例如，共享它们的阳极或它们的阴极)被反向串联连接。
95.在一个实施例中，在选择的单元中的每个选择的单元中，禁用结构包括被连接在分隔区域与解耦的栅极部分之间的导电材料的桥接元件，该桥接元件使另外的二极管短路。然而，桥接元件可以是任何形状、尺寸、深度和类型(例如，金属、掺杂多晶硅、在任何位置处等)。
96.在一个实施例中，在选择的单元中的每个选择的单元中，耦合的栅极部分、解耦的栅极部分和分隔区域填充从主表面延伸到栅极绝缘层的栅极沟槽的对应的部分。然而，不排除具有不同布置(例如，具有延伸到较低深度的耦合的/解耦的栅极部分，然后由分隔区域填充栅极沟槽的底部)的可能性。
97.在一个实施例中，在选择的单元中的每个选择的单元中，桥接元件包括从主表面延伸到分隔区域和解耦的栅极部分中的桥接沟槽。然而，桥接沟槽可以是任何形状、尺寸和深度。
98.在一个实施例中，在选择的单元中的每个选择的单元中，桥接元件包括填充桥接沟槽的导电材料的桥接插塞。然而，不排除以不同方式(例如，仅在管芯的前表面上等)接触分隔区域和解耦的栅极部分的可能性。
99.一个实施例提供了包括至少一个如上所述的集成器件的系统。然而，相同的结构可以与其它电路集成在相同的芯片中；该芯片还可以与一个或多个其它芯片耦合，该芯片可以被安装在中间产品中，或者可以被用在复杂的装置中。在任何情况下，所得的系统可以是任何类型(例如，用于在汽车应用、智能手机、计算机等中使用)并且可以包括任何数目的这些集成器件。
100.通常，如果集成器件和系统每个具有不同的结构或包括(例如，不同材料的)等效部件或具有其它操作特性，则类似的考虑适用。在任何情况下，其每个部件可以被分隔成更多的元件，或者两个或多个部件可以被组合在一起成为单个元件；此外，可以复制每个部件以支持并行执行的对应的操作。此外，除非另有说明，在其它情况下不同的部件之间的任何交互通常不需要是连续的，并且它可以是直接的交互，或者可以是通过一个或多个中介间接的交互。
101.实施例提供了用于制造上述集成器件的工艺。然而，可以利用任何技术、利用在数目和类型上不同的掩模、或利用其它工艺步骤/参数制造集成器件。此外，上述解决方案可以是集成器件的设计的一部分。还可以以硬件设计语言创建该设计；此外，如果设计者不制造芯片或掩模，则可以通过物理手段将该设计传送给其他人。
102.通常，如果利用等效的方法(通过使用具有更多步骤的相同功能的类似的步骤或部分类似的步骤，去除一些非必要步骤或增加进一步可选的步骤)实现相同的解决方案，则
类似的考虑适用。此外，可以以不同的顺序、同时地或以交错的方式(至少部分地)执行这些步骤。
103.一种集成器件(100)，包括：至少一个mos晶体管(105)，被集成在半导体材料的管芯(110)上，其中该mos晶体管(105)可以被概括为包括：
104.多个单元(135、150)，每个单元包括：
105.半导体材料的源极区域(135)，
106.导电材料的栅极元件(150)，以及
107.电绝缘材料的栅极绝缘层(145)，使栅极元件(150)与管芯 (110)的半导体材料绝缘，
108.与源极区域(135)耦合的源极接触件(165)，
109.与栅极元件(150)耦合的栅极接触件(170)，
110.其中单元(135、150)中的一个或多个选择的单元各自包括：
111.禁用结构(175、180)，被插置在栅极元件(150)的耦合的栅极部分(150c)与栅极元件(150)的解耦的栅极部分(150u)之间，该栅极元件(150)的耦合的栅极部分(150c)与栅极接触件(170)耦合，该栅极元件(150)的解耦的栅极部分(150u)与栅极接触件(170)解耦，该禁用结构(175、180)具有高于mos晶体管(105)的阈值电压的干预电压并且被配置为：
112.当mos晶体管(105)响应于施加在栅极接触件(165) 与源极接触件(170)之间的控制电压而被接通时，禁用结构处于非传导状况，控制电压被包括在阈值电压和干预电压之间，或者
113.在其它情况下禁用结构处于传导状况。
114.禁用结构(175、180)的选择的单元(135、150)中的每个选择的单元可以包括具有限定干预电压的反向击穿电压的二极管(dp1、dp3)，二极管(dp1、dp3)被配置为：当mos晶体管被接通时被反向偏置，并且当mos晶体管(105)被关断时被正向偏置。
115.管芯(110)可以具有第一传导类型并且可以具有主表面(125f)，其中mos晶体管(105)可以包括：
116.从主表面(125f)延伸到管芯(110)中的至少一个第二传导类型的本体区域(130)，
117.单元(135、150)中的每个单元包括：
118.从主表面(125f)延伸到本体区域(130)中的第一传导类型的源极区域(135)，
119.从主表面(125f)延伸到本体区域(130)和管芯(110)的半导体材料中的栅极沟槽(140)，
120.涂覆栅极沟槽(140)的栅极绝缘层(145)，以及
121.填充被涂覆有栅极绝缘层(145)的栅极沟槽(140)的栅极元件(150)。
122.管芯(110)可以具有与主表面(125f)相对的另外的主表面(125b)，其中mos晶体管(105)可以包括：
123.从另外的主表面(125b)延伸到管芯(110)中的第一传导类型的漏极区域(115)。
124.在选择的单元(135、150)中的每个选择的单元中，栅极元件(150) 可以包括：
125.由第一传导类型或第二传导类型中的一个传导类型组成的栅极传导类型的半导体材料的耦合的栅极部分(150c)，
126.栅极传导类型的半导体材料的解耦的栅极部分(150u)，
127.以及禁用结构(175、180)，可以包括：
128.将耦合的栅极部分(150c)与解耦的栅极部分(150u)分隔的、与栅极传导类型相对的分隔传导类型的半导体材料的分隔区域(175)，分隔区域(175)和耦合的栅极部分(150c)限定二极管(dp1、dp3)，并且分隔区域(175)和解耦的栅极部分(150u)限定与二极管(dp1、 dp3)反向串联连接的另外的二极管(dd1，dd3)，以及
129.连接在分隔区域(175)与解耦的栅极部分(150u)之间的导电材料的桥接元件(180)，该桥接元件(180)使另外的二极管(dd1、 dd3)短路。
130.在选择的单元(135、150)中的每个选择的单元中，耦合的栅极部分(150c)、解耦的栅极部分(150u)和分隔区域(175)可以填充从主表面(125f)延伸到栅极绝缘层(145)的栅极沟槽(140)的对应的部分。
131.在选择的单元(135、150)中的每个选择的单元中，桥接元件(180) 可以包括：
132.从主表面(125f)延伸到分隔区域(170)和解耦的栅极部分(150u) 的桥接沟槽(365)，以及
133.填充桥接沟槽(365)的导电材料的桥接插塞(385)。
134.系统(400)可以被概括为包括根据一个或多个示例所述的至少一个集成器件(100)。
135.用于制造可以被概括为包括集成在半导体材料的管芯(110)上的至少一个mos晶体管(105)的集成器件(100)的工艺，其中该工艺可以包括：
136.形成多个单元(135、150)，针对单元(135、150)中的每个单元，该工艺包括：
137.形成半导体材料的源极区域(135)，
138.形成导电材料的栅极单元(150)，以及
139.形成使栅极元件(150)与管芯(110)的半导体材料绝缘的电绝缘材料的栅极绝缘层(145)，
140.形成与源极区域(135)耦合的源极接触件(165)，
141.形成与栅极元件(150)耦合的栅极接触件(170)，
142.其中针对单元(135、150)的一个或多个选择的单元中的每个选择的单元，该工艺可以包括：
143.形成禁用结构(175、180)，该禁用结构(175、180)被插置在栅极元件(150)的耦合的栅极部分(150c)与栅极元件(150)的解耦的栅极部分(150u)之间，该栅极元件(150)的耦合的栅极部分(150c) 与栅极接触件(170)耦合，该栅极元件(150)的解耦的栅极部分(150u) 与栅极接触件(170)解耦，该禁用结构(175、180)具有高于mos晶体管(105)的阈值电压的干预电压，并且禁用结构(175、180)被配置为：当mos晶体管(105)响应于施加在栅极接触件(165)与源极接触件(170)之间的控制电压而被接通时，禁用结构处于非传导状况，或者在其它情况下禁用结构处于传导状况，控制电压被包括在阈值电压与干预电压之间。
144.管芯(110)可以具有第一传导类型并且具有主表面(125f)，其中该工艺可以包括：
145.形成从主表面(125f)延伸到管芯(110)中的第二传导类型的本体区域(130)，
146.针对单元(135、150)中的每个单元，该工艺可以包括：
147.形成从主表面(125f)延伸到本体区域(130)中的第一传导类型的源极区域(135)，
148.形成从主表面(125f)延伸到本体区域(130)和管芯(110) 的半导体材料中的栅极
沟槽(140)，
149.形成涂覆栅极沟槽(140)的栅极绝缘层(145)，以及
150.形成填充涂覆有栅极绝缘层(145)的栅极沟槽(140)的栅极元件(150)。
151.针对选择的单元(135、150)中的每个选择的单元的栅极元件(150)，该工艺可以包括：
152.形成由第一传导类型或第二传导类型中的一个传导类型组成的栅极传导类型的半导体材料的栅极元件(150)，
153.形成从主表面(125f)延伸到栅极区域(150)中的分隔沟槽(365)，分隔沟槽(365)将栅极元件(150)分隔成耦合的栅极部分(150c)和解耦的栅极部分(150u)，
154.利用与栅极传导类型相对的分隔传导类型的分隔区域(175)填充分隔沟槽(365)，该分隔区域(175)和耦合的栅极部分(150c)限定二极管(dp1、dp3)，二极管(dp1、dp3)具有限定干预电压的反向击穿电压，并且分隔区域(175)和解耦的栅极部分(150u)限定与二极管(dp1、 dp3)反向串联连接的另外的二极管(dd1、dd3)，以及
155.形成被连接在分隔区域(175)与解耦的栅极部分(150u)之间的导电材料的桥接元件(180)，该桥接元件(180)使另外的二极管(dd1、 dd3)短路。
156.在此提供本公开的简化概要，以便提供对本公开的基本理解；然而，本概要的唯一目的是以简化形式介绍本公开的一些概念作为其以下更详细描述的前奏，并且不应将其解释为对其关键要素的识别或对其范围的描述。
157.一般而言，本公开基于选择性禁用单元的理念。
158.特别地，一方面提供了包括具有多个单元的至少一个mos晶体管的集成器件。在一个或多个单元中的每个单元中提供了禁用结构；禁用结构被配置为当mos晶体管响应于被包括在mos晶体管的阈值电压与禁用结构的干预电压之间的控制电压被切换到接通时处于非传导状况，或者在其他情况下处于导电状况。
159.另一方面提供了包括如上所述的至少一个集成器件的系统。
160.另一方面提供了用于制造该集成器件的对应的工艺。
161.本公开的一方面提供了一种用于制造集成器件的工艺，集成器件具有被集成在半导体材料的管芯上的至少一个mos晶体管，工艺包括：形成多个单元，针对多个单元中的每个单元，形成多个单元包括：形成源极区域；形成导电材料的栅极元件；以及形成电绝缘材料的栅极绝缘层，电绝缘材料的栅极绝缘层将栅极元件与管芯的半导体材料绝缘；形成源极接触件，源极接触件与源极区域耦合；以及形成栅极接触件，栅极接触件与栅极元件耦合，其中针对单元的一个或多个选择的单元中的每个单元，工艺包括：形成禁用结构，禁用结构被插置在栅极元件的耦合的栅极部分与栅极元件的解耦的栅极部分之间，栅极元件的耦合的栅极部分与栅极接触件耦合，栅极元件的解耦的栅极部分与栅极接触件解耦，禁用结构具有高于mos晶体管的阈值电压的干预电压。
162.根据一个或多个实施例，其中禁用结构被配置为：当mos晶体管响应于被施加在栅极接触件与源极接触件之间的控制电压而被接通时，禁用结构处于非传导状况，控制电压在阈值电压与干预电压之间，或者在其它情况下禁用结构处于传导状况。
163.根据一个或多个实施例，其中管芯具有第一传导类型并且具有主表面，工艺进一步包括：形成从主表面延伸到管芯中的具有第二传导类型的本体区域，以及针对单元中的
每个单元：形成源极区域，源极区域具有第一传导类型，从主表面延伸到本体区域中；形成栅极沟槽，栅极沟槽从主表面延伸到本体区域和管芯的半导体材料中；形成栅极绝缘层，栅极绝缘层涂覆栅极沟槽；以及形成栅极元件，填充被涂覆有栅极绝缘层的栅极沟槽。
164.根据一个或多个实施例，其中针对选择的单元中的每个选择的单元的栅极元件，工艺包括：形成栅极传导类型的半导体材料的栅极元件，栅极传导类型的半导体材料的栅极元件由第一传导类型或第二传导类型中的一个传导类型组成；形成分隔沟槽，分隔沟槽从主表面延伸到栅极区域中，分隔沟槽将栅极元件分隔成耦合的栅极部分以及解耦的栅极部分；利用与栅极传导类型相对的分隔传导类型的分隔区域填充分隔沟槽，分隔区域以及耦合的栅极部分限定二极管，二极管具有限定干预电压的反向击穿电压，并且分隔区域以及解耦的栅极部分限定与二极管反向串联连接的另外的二极管；以及形成被连接在分隔区域与解耦的栅极部分之间的导电材料的桥接元件，桥接元件使另外的二极管短路。
165.可以组合上述各种实施例以提供进一步的实施例。根据以上详细的描述，可以对实施例进行这些和其它改变。通常，在以下权利要求中，所使用的术语不应被解释为将权利要求限制为说明书和权利要求中公开的特定实施例，而应被解释为包括所有可能的实施例以及这些权利要求所授权的等效物的完整范围。因此，权利要求不受本公开的限制。

技术特征：
1.一种半导体集成器件，其特征在于，包括：至少一个mos晶体管，被集成在半导体材料的管芯上，所述mos晶体管包括：多个单元，所述多个单元中的每个单元包括：源极区域；导电材料的栅极元件；以及电绝缘材料的栅极绝缘层，将所述栅极元件与所述管芯的所述半导体材料绝缘；源极接触件，与所述源极区域耦合；以及栅极接触件，与所述栅极元件耦合；其中所述多个单元中的一个或多个选择的单元包括：禁用结构，被插置在所述栅极元件的耦合的栅极部分与所述栅极元件的解耦的栅极部分之间，所述栅极元件的耦合的栅极部分与所述栅极接触件耦合，所述栅极元件的解耦的栅极部分与所述栅极接触件解耦，所述禁用结构具有高于所述mos晶体管的阈值电压的干预电压。2.根据权利要求1所述的半导体集成器件，其特征在于，所述禁用结构被配置为：当所述mos晶体管响应于被施加在所述栅极接触件与所述源极接触件之间的控制电压而被接通时，所述禁用结构处于非传导状况，所述控制电压在所述阈值电压与所述干预电压之间；或者在其它情况下，所述禁用结构处于传导状况。3.根据权利要求1所述的半导体集成器件，其特征在于，在所述选择的单元中的每个选择的单元中，所述禁用结构包括具有限定所述干预电压的反向击穿电压的二极管，当所述mos晶体管被接通时所述二极管被配置为反向偏置，并且当所述mos晶体管被关断时所述二极管被配置为正向偏置。4.根据权利要求3所述的半导体集成器件，其特征在于，所述管芯具有第一传导类型并且具有主表面，所述mos晶体管包括：至少一个本体区域，具有第二传导类型，从所述主表面延伸到所述管芯中；以及所述多个单元中的每个单元包括：所述源极区域，具有所述第一传导类型，从所述主表面延伸到所述本体区域中；栅极沟槽，从所述主表面延伸到所述本体区域中以及所述管芯的所述半导体材料中；所述栅极绝缘层，涂覆所述栅极沟槽；以及所述栅极元件，填充被涂覆有所述栅极绝缘层的所述栅极沟槽。5.根据权利要求4所述的半导体集成器件，其特征在于，所述管芯具有与所述主表面相对的另外的主表面，所述mos晶体管包括：漏极区域，具有所述第一传导类型，从所述另外的主表面延伸到所述管芯中。6.根据权利要求4所述的半导体集成器件，其特征在于，在所述选择的单元中的每个选择的单元中，所述栅极元件包括：由所述第一传导类型或所述第二传导类型中的一个传导类型组成的栅极传导类型的半导体材料的所述耦合的栅极部分；所述栅极传导类型的半导体材料的所述解耦的栅极部分；以及所述禁用结构，包括：
与所述栅极传导类型相对的分隔传导类型的半导体材料的分隔区域，将所述耦合的栅极部分与所述解耦的栅极部分分隔，所述分隔区域以及所述耦合的栅极部分限定所述二极管，并且所述分隔区域以及所述解耦的栅极部分限定与所述二极管反向串联连接的另外的二极管；以及导电材料的桥接元件，被连接在所述分隔区域与所述解耦的栅极部分之间，所述桥接元件使所述另外的二极管短路。7.根据权利要求6所述的半导体集成器件，其特征在于，在所述选择的单元中的每个选择的单元中，所述耦合的栅极部分、所述解耦的栅极部分以及所述分隔区域填充从所述主表面延伸到所述栅极绝缘层的所述栅极沟槽的对应部分。8.根据权利要求7所述的半导体集成器件，其特征在于，在所述选择的单元中的每个选择的单元中，所述桥接元件包括：桥接沟槽，从所述主表面延伸到所述分隔区域中以及所述解耦的栅极部分中；以及导电材料的桥接插塞，填充所述桥接沟槽。9.一种电子系统，其特征在于，包括：集成器件，所述集成器件包括：至少一个mos晶体管，被集成在半导体材料的管芯上，所述mos晶体管包括：多个单元，所述多个单元中的每个单元包括：源极区域；导电材料的栅极元件；以及电绝缘材料的栅极绝缘层，将所述栅极元件与所述管芯的所述半导体材料绝缘；源极接触件，与所述源极区域耦合；以及栅极接触件，与所述栅极元件耦合；其中所述多个单元中的一个或多个选择的单元包括：禁用结构，被插置在所述栅极元件的耦合的栅极部分与所述栅极元件的解耦的栅极部分之间，所述栅极元件的耦合的栅极部分与所述栅极接触件耦合，所述栅极元件的解耦的栅极部分与所述栅极接触件解耦，所述禁用结构具有高于所述mos晶体管的阈值电压的干预电压。10.根据权利要求9所述的电子系统，其特征在于，所述禁用结构被配置为：当所述mos晶体管响应于被施加在所述栅极接触件与所述源极接触件之间的控制电压而被接通时，所述禁用结构处于非传导状况，所述控制电压在所述阈值电压与所述干预电压之间；或者在其它情况下，所述禁用结构处于传导状况。11.根据权利要求9所述的电子系统，其特征在于，在所述选择的单元中的每个选择的单元中，所述禁用结构包括具有限定所述干预电压的反向击穿电压的二极管，当所述mos晶体管被接通时所述二极管被配置为反向偏置，并且当所述mos晶体管被关断时所述二极管被配置为正向偏置。12.根据权利要求11所述的电子系统，其特征在于，所述管芯具有第一传导类型并且具有主表面，所述mos晶体管包括：至少一个本体区域，具有第二传导类型，从所述主表面延伸到所述管芯中；以及
所述多个单元中的每个单元包括：所述源极区域，具有所述第一传导类型，从所述主表面延伸到所述本体区域中；栅极沟槽，从所述主表面延伸到所述本体区域中以及所述管芯的所述半导体材料中；所述栅极绝缘层，涂覆所述栅极沟槽；以及所述栅极元件，填充被涂覆有所述栅极绝缘层的所述栅极沟槽。13.根据权利要求12所述的电子系统，其特征在于，所述管芯具有与所述主表面相对的另外的主表面，所述mos晶体管包括：漏极区域，具有所述第一传导类型，从所述另外的主表面延伸到所述管芯中。14.根据权利要求12所述的电子系统，其特征在于，在所述选择的单元中的每个选择的单元中，所述栅极元件包括：由所述第一传导类型或所述第二传导类型中的一个传导类型组成的栅极传导类型的半导体材料的所述耦合的栅极部分；所述栅极传导类型的半导体材料的所述解耦的栅极部分；以及所述禁用结构，包括：与所述栅极传导类型相对的分隔传导类型的半导体材料的分隔区域，将所述耦合的栅极部分与所述解耦的栅极部分分隔，所述分隔区域以及所述耦合的栅极部分限定所述二极管，并且所述分隔区域以及所述解耦的栅极部分限定与所述二极管反向串联连接的另外的二极管；以及导电材料的桥接元件，被连接在所述分隔区域与所述解耦的栅极部分之间，所述桥接元件使所述另外的二极管短路。15.根据权利要求14所述的电子系统，其特征在于，在所述选择的单元中的每个选择的单元中，所述耦合的栅极部分、所述解耦的栅极部分以及所述分隔区域填充从所述主表面延伸到所述栅极绝缘层的所述栅极沟槽的对应部分。16.根据权利要求15所述的电子系统，其特征在于，在所述选择的单元中的每个选择的单元中，所述桥接元件包括：桥接沟槽，从所述主表面延伸到所述分隔区域以及所述解耦的栅极部分中；以及导电材料的桥接插塞，填充所述桥接沟槽。

技术总结
本公开的实施例涉及半导体集成器件以及电子系统。一种半导体集成器件包括：至少一个MOS晶体管，被集成在半导体材料的管芯上，其包括：多个单元，每个单元包括：源极区域；导电材料的栅极元件；电绝缘材料的栅极绝缘层，将栅极元件与管芯的半导体材料绝缘；源极接触件，与源极区域耦合；以及栅极接触件，与栅极元件耦合；多个单元中的一个或多个选择的单元包括：禁用结构，被插置在栅极元件的耦合的栅极部分与栅极元件的解耦的栅极部分之间，栅极元件的耦合的栅极部分与栅极接触件耦合，栅极元件的解耦的栅极部分与栅极接触件解耦。利用本公开有利地允许根据MOS晶体管的当前的操作条件以动态方式选择性地禁用所选择的单元。件以动态方式选择性地禁用所选择的单元。件以动态方式选择性地禁用所选择的单元。


技术研发人员：D
受保护的技术使用者：意法半导体股份有限公司
技术研发日：2021.08.02
技术公布日：2022/5/25