半导体外延结构及其制备方法和半导体器件与流程

1.本发明涉及微电子技术领域，具体而言，涉及一种半导体外延结构及其制备方法和半导体器件。


背景技术：

2.目前制造gan基光电器件与功率器件，主要使用sic、sapphire(蓝宝石)和si作为基底。但由于gan外延层与基底存在热失配和晶格失配，在外延生长过程中引起的热失配应力以及晶格失配应变会使得外延片发生形变，从而使得外延层均匀性下降，外延产品良率下降，成本提高。
3.在衬底与gan外延层之间生长aln或者gan成核层能够有效缓解晶格失配带来的晶格失配应变，并且改善gan外延层晶体质量。目前以sic作为基底的gan外延生长主要是通过aln成核层来缓解gan与sic的失配。
4.但是高质量的aln成核层很难获得，aln成核层中存在着很多的杂质和缺陷，而这些杂质或者缺陷会形成各种能级，并且这些能级中有很多是处于半填充状态，器件在高功率射频信号下工作时，电子会被这些半填充状态的能级捕获，导致器件的电流和输出功率等性能的衰退，这大大削弱了器件的性能和可靠性。
5.因此如何减小aln成核层中的深能级对器件性能的影响成为了亟需解决的问题。


技术实现要素：

6.本发明的目的包括：提供了一种半导体外延结构及其制备方法和半导体器件，其能够减小aln成核层中的深能级对器件性能的影响，增强器件性能的同时增加器件的可靠性。
7.本发明的实施例可以这样实现：
8.第一方面，本发明提供一种半导体外延结构，包括：衬底；位于所述衬底一侧的半导体层，所述半导体层包括成核层和沟道层；其中，所述成核层中掺杂有硅原子，且所述成核层中所述硅原子的初始掺杂浓度与所述成核层的上表面和所述沟道层的上表面之间的距离负相关。
9.在可选的实施方式中，所述成核层中硅原子的初始掺杂浓度在1e16-1e18个/cm3之间。
10.在可选的实施方式中，所述成核层中硅原子的初始掺杂浓度满足以下关系：n＝-2.6e14
·
x+5.3e17；其中，n为所述成核层中硅原子的初始掺杂浓度，单位个/cm3；x为所述成核层的上表面和所述沟道层的上表面之间的距离，单位nm。
11.在可选的实施方式中，所述成核层中硅原子的掺杂浓度由所述衬底向着所述沟道层的方向递减。
12.在可选的实施方式中，所述成核层中硅原子的掺杂浓度在厚度方向上保持恒定。
13.在可选的实施方式中，在所述衬底向着所述沟道层的方向上，所述成核层间隔掺
杂。
14.在可选的实施方式中，所述沟道层的电阻率大于1x108cm
·
ω。
15.在可选的实施方式中，所述半导体层还包括势垒层和间隔层，所述势垒层位于所述沟道层远离所述衬底的一侧，所述间隔层位于所述势垒层和所述沟道层之间。
16.第二方面，本发明提供一种半导体外延结构的制备方法，用于生长如前述实施方式所述的半导体外延结构，所述方法包括以下步骤：在衬底上生长成核层，并且向成核层中掺杂硅原子，在所述成核层上生长沟道层或在所述成核层上生长缓冲层和沟道层；其中，所述成核层中所述硅原子的初始掺杂浓度与所述成核层的上表面和所述沟道层的上表面之间的距离负相关。
17.第三方面，本发明提供一种半导体器件，包括源极、漏极、栅极和前述的半导体外延结构，所述源极、所述漏极和所述栅极位于所述半导体层远离所述衬底的一侧。
18.本发明实施例的有益效果包括：
19.本发明实施例提供的一种半导体外延结构，通过在成核层中掺杂硅原子，同时硅原子的初始掺杂浓度与所述成核层的上表面和所述沟道层的上表面之间的距离负相关，而硅原子在成核层中通常以施主的形式存在，会释放一个电子，因此在成核层中掺杂适量的硅原子即提供适量的电子后，原先处于半填充状态的能级会优先捕获这些电子而变成全填充或者接近全填充的状态，这样便可大大减少处于半填充状态的能级，进而减少这些能级对器件电子的捕获，便可以增强器件性能同时增加器件的可靠性。同时，通过对硅原子的掺杂浓度的限定，使得硅原子的掺杂不会影响器件的耐压性能。
附图说明
20.为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
21.图1为本发明第一实施例提供的半导体外延结构的示意图；
22.图2为本发明第一实施例提供的半导体外延结构中硅掺杂浓度与沉积厚度之间的关系示意图；
23.图3为本发明第二实施例提供的半导体外延结构的示意图；
24.图4为本发明第三实施例提供的半导体外延结构的示意图；
25.图5为本发明第四实施例提供的半导体外延结构中硅掺杂浓度与沉积厚度之间的关系示意图；
26.图6为本发明第五实施例提供的半导体外延结构中硅掺杂浓度与沉积厚度之间的关系示意图；
27.图7为本发明第六实施例提供的半导体外延结构的制备方法的步骤框图；
28.图8为本发明第七实施例提供的半导体外延结构的制备方法的步骤框图。
29.图标：100-半导体外延结构；110-衬底；130-成核层；150-沟道层；151-缓冲层；153-间隔层；170-势垒层；190-盖层。
具体实施方式
30.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
31.因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
32.应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
33.在本发明的描述中，需要说明的是，若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
34.此外，若出现术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
35.正如背景技术中所公开的，现有的高电子迁移率晶体管，即hemt(high electron mobility transistor)，在制造时通常需要在衬底和外延层之间生长成核层，以此来缓解晶格失配问题，而由于成核层制造工艺的问题，通常会存在很多的杂质和缺陷，而这些杂质或者缺陷会形成各种能级，并且这些能级中有很多是处于半填充状态，晶体管在高功率射频信号下工作时，电子会被这些半填充状态的能级捕获，导致晶体管的电流和输出功率等性能的衰退，这大大削弱了晶体管的性能和可靠性。经发明人调研发现，硅原子在aln成核层中会以施主型杂质的形式存在，即会释放电子，故通过掺杂硅原子，会在aln成核层中提供适量的电子，使得在高功率射频信号下工作时，晶体管内原先处于半填充状态的能级会优先捕获这些电子，从而变成全填充或接近全填充的状态，这样便可以大大减少处于半填充状态的能级，进而减少这些能级对器件电子的捕获，便可以增强器件性能同时增加器件的可靠性。
36.与此同时，现有技术中对于硅掺杂的认知，一般是硅掺杂通常是用来实现n型掺杂，以降低外研层的电阻，进而提高外研层的导电性，但是通常hemt等外延的成核层是需要高阻值以减小器件漏电提升击穿电压的，因此业内在hemt等外延生长时，并不会想到向成核层中掺杂硅，相反的，业内的通常认知是成核层的电阻越高越好，并且类似si这样的施主型杂质是越少越好的，因此现有技术中并不会故意向成核层中进行硅掺杂。而本发明则是反其道而行，通过向成核层中掺杂适量的硅来提升器件性能。并且硅的掺杂浓度与成核层距离势垒层距离呈一定的比例关系，下面会对本发明进行详细说明。需要说明的是，在不冲突的情况下，本发明的实施例中的特征可以相互结合。
37.第一实施例
38.参见图1和图2，本实施例提供了一种半导体外延结构100，其能够减小成核层130中的深能级对器件性能的影响，增强器件性能的同时增加器件的可靠性。
39.本实施例提供的半导体外延结构100，包括衬底110和生长在衬底110上的半导体层，半导体层包括生长在衬底110上的成核层130、生长在成核层130远离衬底110一侧的沟道层150；其中，成核层130中si原子的初始掺杂浓度与沟道层150的上表面和成核层130的上表面之间的距离负相关。
40.需要说明的是，此处沟道层150的上表面和成核层130的上表面之间的距离，实质上指的是二维电子气所在界面与成核层130之间的距离,在本实施例中，指的是势垒层170与成核层130之间的距离。
41.在本实施例中，成核层130沉积生长在衬底110上，并且成核层130中掺杂有一定浓度的si原子，si原子在成核层130中会以施主型杂质的形式存在，即会释放电子，故通过掺杂si原子，会在成核层130中提供适量的电子，使得在高功率射频信号下工作时，晶体管内原先处于半填充状态的能级会优先捕获这些电子，从而变成全填充或接近全填充的状态，这样便可以大大减少处于半填充状态的能级，进而减少这些能级对器件电子的捕获，避免了器件的电流和输出功率等性能的衰退，实现了增强器件性能同时增加器件的可靠性。
42.需要说明的是，本实施例中在沉积成核层130的同时向成核层130中掺杂si原子，具体地，在没有额外说明的情况下，本发明中所提及的沉积，均指的是化学气相沉积(cvd，chemical vapour deposition)或者物理气相沉积(pvd，physical vapour deposition)，当然，此处也可以采用其他生长方法，在此不做具体限定。优选地，本实施例中是通过前驱气体配合能量源实现沉积的，即在沉积生长成核层130的同时，向前驱气体中通入含有si元素的气体，实现si掺杂。此外，本实施例中所提及的si原子的初始掺杂浓度，指的是沉积成核层130的初始阶段si原子的掺杂浓度，其与设定的成核层130的上表面与沟道层150的上表面之间的距离有关，其通过提供一定流量、浓度的含有si元素的气体实现，同时后续的含有si元素的气体的流量、浓度都不会超过初始状态，也就是说，后续沉积过程中si原子的掺杂浓度不会大于初始掺杂浓度。特别地，此处成核层130的上表面与沟道层150的上表面之间的距离越大，则成核层130中的si原子的初始掺杂浓度越低，或者说，成核层130中的si原子的初始掺杂浓度越低，则成核层130的上表面与沟道层150的上表面之间的距离越大。
43.在本实施例中，衬底110可以是aln、algan、ingan、alingan、tnp、gaas、sic、金刚石、蓝宝石中的一种或多种的组合，或任何其他能够生长iii族氮化物的材料。
44.在本实施例中，成核层130为aln成核层130，通过在衬底110的表面沉积aln生长成核层130，该成核层130影响上方异质结材料的晶体质量、表面形貌以及电学性质等参数。同时成核层130主要起到匹配衬底110材料和异质结结构中的半导体材料层的作用。通过向成核层130掺杂适量的si来减少深能级对器件电子的捕获，进而提升器件的可靠性。
45.在本实施例中，沟道层150为gan层，通过在成核层130的表面沉积gan生长沟道层150，该沟道层150起到粘合接下来需要生长的半导体材料层的作用，同时沟道层150能够提供二维电子气运动的沟道。
46.在本实施例中，势垒层170为algan层，通过在沟道层150的表面沉积algan生长势垒层170，该势垒层170与沟道层150一起形成异质结结构，使得沟道层150与势垒层170的界面处形成二维电子气，同时使得沟道层150能够提供二维电子气运动的沟道。
47.在本实施例中，在位于沟道层150和衬底110之间的成核层130中掺杂适量的si，可以在不影响器件耐压的情况下提升器件的性能，具体地，成核层130中si原子的初始掺杂浓
度在1e16-1e18个/cm3之间，通过对初始掺杂浓度的限定，同时后续掺杂浓度均在此范围之内，使得si掺杂浓度整体可控，能避免出现掺杂浓度过高而影响器件耐压性的情况。
48.在本实施例中，成核层130中si原子的初始掺杂浓度满足以下关系：
49.n＝-2.6e14
·
x+5.3e17；
50.其中，n为成核层130中si原子的初始掺杂浓度，单位个/cm3；x为势垒层170和成核层130之间的距离，单位nm。
51.需要说明的是，上述公式仅仅表示几何关系，并不涉及单位量纲的计算，此处x指的是沉积完成后，器件中势垒层170和成核层130之间的距离，当成核层130的上表面与沟道层150的上表面之间的距离越大时，则表示初始掺杂浓度越低，当成核层130的上表面与沟道层150的上表面之间的距离越小时，则表示初始掺杂浓度越高。此处n与x在沉积过程中为两个变量，当其中一个确定后，另一个旋即确定。一般情况下，在制程中需要先确立各层级厚度，即设定势成核层130的上表面与沟道层150的上表面之间的距离x，再根据x来确定初始掺杂浓度。在特殊情况下，例如制程限制，也可以确定初始掺杂浓度后，来设定各层级厚度。
52.通过上述公式的限定，使得成核层130中的si掺杂浓度得以限定，避免成核层130中si掺杂浓度过高。
53.在本实施例中，成核层130中si原子的掺杂浓度在厚度方向上保持恒定。具体地，在沉积生长成核层130时，随着沉积的进行，注入的si的流量、浓度均保持不变，即整个沉积过程中si的掺杂浓度均保持不变，使得工艺难度较低，更易实现。
54.需要说明的是，本实施例中由于采用了恒定的掺杂浓度，在沉积生长成核层130时，也可以直接在前驱气体中进行si掺杂后再进行沉积，无需额外设置注入si的设备，进一步简化了工艺流程。
55.在本实施例中，成核层130的电阻率大于1x108cm
·
ω，即成核层130为高阻值半导体材料层，其中成核层130的电阻率与成核层130的基地材料有关，同时与其他掺杂杂质有关，在此不详细介绍。具体的，掺杂si后，会相对提高成核层130的导电性，此时可以通过掺杂其他杂质，例如c，来实现高阻值，例如，掺杂c后的成核层130的电阻率达到6x108cm
·
ω，同时在掺杂si元素后，其电阻率同样能够大于1x108cm
·
ω。
56.综上所述，本实施例提供的一种半导体外延结构100，通过在成核层130中掺杂si原子，同时si原子的初始掺杂浓度与成核层130的上表面与沟道层150的上表面之间的距离满足前述公式的限定，使得成核层130中原先处于半填充状态的能级会优先捕获si释放的电子而变成全填充或者接近全填充的状态，这样便可大大减少处于半填充状态的能级，进而减少这些能级对器件电子的捕获，便可以增强器件性能同时增加器件的可靠性。并且，通过对si掺杂浓度的限定，可以有效防止成核层130中si掺杂浓度过高，并且能够保持成核层130的高阻值，即在不影响耐压性能的情况下增强器件的电流和输出功率等性能，提高可靠性。
57.第二实施例
58.参见图3，本实施例提供了一种半导体外延结构100，其基本结构和原理及产生的技术效果和第一实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例中相应内容。
59.在本实施例中，半导体外延结构100包括：衬底110和生长在衬底110上的半导体层，半导体层包括生长在衬底110上的成核层130、生长在成核层130上的沟道层150、生长在沟道层150上的间隔层153、生长在间隔层153上的势垒层170，成核层130中掺杂有si原子，沟道层150与势垒层170形成异质结，沟道层150与间隔层153之间的界面处形成有二维电子气，且沟道层150能够提供二维电子气运动的沟道；其中，成核层130中si原子的初始掺杂浓度与沟道层150的上表面和成核层的上表面之间的距离负相关。
60.需要说明的是，本实施例中成核层130与沟道层150之间还设置有缓冲层151，缓冲层151生长在成核层130上，沟道层150生长在缓冲层151上。其中，缓冲层151为iii族氮化物，缓冲层151起到粘合接下来需要生长的半导体材料层的作用。
61.在本实施例中，盖层190为aln、algan、ingan、alingan、tnp、gaas、sic、金刚石、蓝宝石中的一种或多种的组合，盖层190的主要作用是减小表面态，减小后续器件的表面漏电，抑制电流崩塌，从而提升器件性能和可靠性。
62.第三实施例
63.参见图4，本实施例提供了一种半导体外延结构100，其基本结构和原理及产生的技术效果和第一实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例中相应内容。
64.本实施例提供的半导体外延结构100包括：衬底110和生长在衬底110上的半导体层，半导体层包括生长在衬底110上的成核层130、生长在成核层130上的沟道层150、生长在沟道层150上的间隔层153、生长在间隔层153上的势垒层170以及生长在势垒层170上的盖层190，成核层130中掺杂有si原子，沟道层150与势垒层170形成异质结，沟道层150与间隔层153之间的界面处形成有二维电子气，且沟道层150能够提供二维电子气运动的沟道；其中，成核层130中si原子的初始掺杂浓度与沟道层150的上表面和成核层的上表面之间的距离负相关。
65.需要说明的是，此处沟道层150的上表面和成核层130的上表面之间的距离，实质上指的是二维电子气所在界面与成核层130之间的距离,在本实施例中，指的是间隔层153与成核层130之间的距离。
66.需要说明的是，本实施例中成核层130与沟道层150之间还设置有缓冲层151，缓冲层151生长在成核层130上，沟道层150生长在缓冲层151上。其中，缓冲层151为iii族氮化物，缓冲层151起到粘合接下来需要生长的半导体材料层的作用。间隔层153为aln，该间隔层153可以抬高势垒增加二维电子气的限域性，同时减小合金散射，提升迁移率。
67.在本实施例中，衬底110可以是aln、algan、ingan、alingan、tnp、gaas、sic、金刚石、蓝宝石中的一种或多种的组合，或任何其他能够生长iii族氮化物的材料。在实际制造时，在衬底110上沉积生长aln成核层130，通过向成核层130掺杂适量的si来减少深能级对器件电子的捕获，进而提升器件的可靠性。在aln成核层130上沉积生长iii族氮化物缓冲层151，在缓冲层151上沉积生长沟道层150，gan沟道层150能够提供二维电子气运动的沟道。在gan缓冲层151上沉积生长aln间隔层153，aln间隔层153可以提升二维电子气浓度和迁移率。在aln间隔层153上沉积生长algan势垒层170，algan势垒层170与gan沟道层150形成异质结，使得gan沟道层150能够提供二维电子气运动的沟道。最后再在algan势垒层170上沉积生长盖层190，盖层190为aln、algan、ingan、alingan、tnp、gaas、sic、金刚石、蓝宝石中的
一种或多种的组合，盖层190的主要作用是减小表面态，减小后续器件的表面漏电，抑制电流崩塌，从而提升器件性能和可靠性。
68.本实施例提供的半导体外延结构100，通过在gan沟道层150和algan势垒层170之间增设aln间隔层153，使得器件性能得以提升，具体地，间隔层153的存在可以提升二维电子气浓度和迁移率对于器件性能有很大帮助。
69.第四实施例
70.参见图5，本实施例提供了一种半导体外延结构100，其基本结构和原理及产生的技术效果和第一实施例或第二实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例或第二实施例中相应内容。
71.本实施例提供的半导体外延结构100包括衬底110和生长在衬底110上的半导体层，半导体层包括生长在衬底110上的成核层130、生长在成核层130上的沟道层150、生长在沟道层150上的势垒层170以及生长在势垒层170上的盖层190，成核层130中掺杂有si原子，沟道层150与势垒层170之间的界面处形成有二维电子气，且沟道层150能够提供二维电子气运动的沟道；其中，成核层130中si原子的初始掺杂浓度与沟道层150的上表面和成核层130的上表面之间的距离负相关。
72.在本实施例中，在位于沟道层150和衬底110之间的成核层130中掺杂适量的si，具体地，成核层130中si原子的初始掺杂浓度在1e16-1e18个/cm3之间，通过对初始掺杂浓度的限定，同时后续掺杂浓度均在此范围之内，使得si掺杂浓度整体可控，能避免出现掺杂浓度过高而影响器件耐压性的情况。进一步地，成核层130中的si原子的初始掺杂浓度满足以下关系：
73.n＝-2.6e14
·
x+5.3e17；
74.其中，n为成核层130中si原子的初始掺杂浓度，单位个/cm3；x为沟道层150的上表面和成核层130的上表面之间的距离，单位nm。
75.在本实施例中，成核层130中si原子的掺杂浓度由衬底110向着势垒层170的方向递减。具体地，在沉积生长成核层130的过程中，注入的si流量随着沉积的进行逐渐降低，通过递减的方式进行掺杂，使得si元素下沉，从而获得更好的晶体质量。
76.在本实施例中，通过合理地设定si流量，使得成核层130的掺杂浓度由n线性降低至0，具体地，随着沉积厚度的增加，si流量逐渐降低，使得成核层130的掺杂浓度与沉积厚度呈线性关系。当然，此处成核层130的掺杂浓度与沉积厚度之间也可以是其他非线性关系，在此不做具体限定。
77.第五实施例
78.参见图6，本实施例提供了一种半导体外延结构100，其基本结构和原理及产生的技术效果和第一实施例或第二实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例或第二实施例中相应内容。
79.本实施例提供的半导体外延结构100包括：衬底110和生长在衬底110上的半导体层，半导体层包括生长在衬底110上的成核层130、生长在成核层130上的沟道层150、生长在沟道层150上的势垒层170以及生长在势垒层170上的盖层190，成核层130中掺杂有si原子，沟道层150与势垒层170之间的界面处形成有二维电子气，且沟道层150能够提供二维电子气运动的沟道；其中，成核层130中si原子的初始掺杂浓度与沟道层150的上表面和成核层
130的上表面之间的距离负相关。
80.在本实施例中，在位于沟道层150和衬底110之间的成核层130中掺杂适量的si，具体地，成核层130中si原子的初始掺杂浓度在1e16-1e18个/cm3之间。进一步地，成核层130中的si原子的初始掺杂浓度满足以下关系：
81.n＝-2.6e14
·
x+5.3e17；
82.其中，n为成核层130中si原子的初始掺杂浓度，单位个/cm3；x为沟道层150的上表面和成核层130的上表面之间的距离，单位nm。
83.在本实施例中，在衬底110向着势垒层170的方向上，成核层130间隔掺杂si原子。具体地，在沉积生长成核层130的过程中，si流量采用脉冲形式注入成核层130，例如，其具体掺杂次数为l，成核层130厚度为m，在沉积成核层130时，当沉积成核层130的厚度达到m/l时，以掺杂浓度n掺杂si原子，在沉积成核层130的厚度达到2m/l时，停止掺杂，在沉积成核层130的厚度达到3m/l时，再次进行掺杂，以此类推，直至成核层130的沉积厚度达到m。
84.第六实施例
85.参见图7，本实施例提供了一种半导体外延结构100的制备方法，用于制备如第一实施例提供的半导体外延结构100，该方法包括以下步骤：
86.s1：在衬底110上生长成核层130。
87.具体而言，提供一衬底110，衬底110可以是aln、algan、ingan、alingan、tnp、gaas、sic、金刚石、蓝宝石中的一种或多种的组合。在衬底110表面沉积生长成核层130，该成核层130的材料为aln，并且成核层130会影响上方异质结材料的晶体质量、表面形貌以及电学性质等参数。同时成核层130主要起到匹配衬底110材料和异质结结构中的半导体材料层的作用。并且在沉积成核层130的同时向成核层130中掺杂si原子，即在沉积生长成核层130的同时，向前驱气体中通入含有si元素的气体，实现si掺杂。通过向成核层130掺杂适量的si来减少深能级对器件电子的捕获，进而提升器件的可靠性。
88.在本实施例中，沉积方法可以是化学气相沉积(cvd，chemical vapour deposition)或物理气相沉积(pvd，physical vapour deposition)。
89.在本实施例中，si的初始掺杂浓度，即刚开始生长成核层130时成核层130中si原子的掺杂浓度n，满足以下关系：
90.n＝-2.6e14
·
x+5.3e17；
91.其中，n为成核层130中si原子的初始掺杂浓度，单位个/cm3；x为势垒层170和成核层130之间的距离，单位nm。
92.在本实施例中，为了获得高阻值，前驱气体中还掺杂有c，其掺杂浓度恒定，结合si掺杂，使得成核层130的电阻率大于1x108cm
·
ω。
93.需要说明的是，此处在掺杂si时，随着成核层130沉积厚度的增加，掺杂浓度可以保持n恒定，或者由n递减至0，或者采用间隔掺杂，其掺杂方式多样，具体可参考前述实施例。
94.s2：在成核层130上生长沟道层150。
95.具体而言，在生长形成的成核层130的表面沉积生长沟道层150，该沟道层150的材料为gan，通过在成核层130的表面沉积gan生长沟道层150，该沟道层150能够提供二维电子气运动的沟道。
96.在本实施例中，在生长沟道层150之前，需要生长形成缓冲层151，具体地，在成核层130的表面沉积生长缓冲层151，该缓冲层为iii族氮化物，起到粘合接下来需要生长的半导体材料层的作用，再在缓冲层151的表面沉积生长沟道层150。
97.s3：在沟道层150上生长势垒层170。
98.具体而言，势垒层170为algan层，通过在沟道层150的表面沉积algan生长势垒层170，该势垒层170与沟道层150一起形成异质结结构，使得沟道层150与势垒层170的界面处形成二维电子气，同时使得沟道层150能够提供二维电子气运动的沟道。
99.在本发明其他较佳的实施例中，在势垒层170上还生长有盖层190，具体地，具体地，该方法包括在势垒层170上生长盖层190的步骤。盖层190为aln、algan、ingan、alingan、tnp、gaas、sic、金刚石、蓝宝石中的一种或多种的组合，盖层190的主要作用是减小表面态，减小后续器件的表面漏电，抑制电流崩塌，从而提升器件性能和可靠性。
100.综上所述，本实施例提供的半导体外延结构的制备方法，通过在成核层130中掺杂si原子，同时si原子的初始掺杂浓度与沟道层150的上表面和成核层130的上表面之间的距离满足前述公式的限定，使得成核层130中原先处于半填充状态的能级会优先捕获si释放的电子而变成全填充或者接近全填充的状态，这样便可大大减少处于半填充状态的能级，进而减少这些能级对器件电子的捕获，便可以增强器件性能同时增加器件的可靠性。并且，通过对si掺杂浓度的限定，可以有效防止成核层130中si掺杂浓度过高，并且能够保持成核层130的高阻值，即在不影响耐压性能的情况下增强器件的电流和输出功率等性能，提高可靠性。
101.第七实施例
102.参见图8，本实施例提供了一种半导体外延结构100的制备方法，用于制备如第二实施例提供的半导体外延结构100，该方法包括以下步骤：
103.s1：在衬底110上生长成核层130。
104.具体而言，提供一衬底110，衬底110可以是aln、algan、ingan、alingan、tnp、gaas、sic、金刚石、蓝宝石中的一种或多种的组合。在衬底110表面沉积生长成核层130，该成核层130的材料为aln，并且在沉积成核层130的同时向成核层130中掺杂si原子，即在沉积生长成核层130的同时，向前驱气体中通入含有si元素的气体，实现si掺杂。通过向成核层130掺杂适量的si来减少深能级对器件电子的捕获，进而提升器件的可靠性。
105.在本实施例中，si的初始掺杂浓度，即刚开始生长成核层130时si原子的掺杂浓度n，满足以下关系：
106.n＝-2.6e14
·
x+5.3e17；
107.其中，n为成核层130中si原子的初始掺杂浓度，单位个/cm3；x为势垒层170和成核层130之间的距离，单位nm。
108.需要说明的是，此处在掺杂si时，随着成核层130沉积厚度的增加，掺杂浓度可以保持n恒定，或者由n递减至0，或者采用间隔掺杂，其掺杂方式多样，具体可参考前述实施例。
109.s2：在成核层130上生长沟道层150。
110.具体而言，在生长形成的成核层130的表面沉积生长沟道层150，该沟道层150的材料为gan，通过在成核层130的表面沉积gan生长沟道层150，能够提供二维电子气运动的沟
道。
111.在本实施例中，在生长沟道层150之前，需要生长形成缓冲层151，具体地，在成核层130的表面沉积生长缓冲层151，该缓冲层为iii族氮化物，起到粘合接下来需要生长的半导体材料层的作用，再在缓冲层151的表面沉积生长沟道层150。
112.s3：在沟道层150上生长间隔层153。
113.具体而言，间隔层153为aln层，通过在沟道层150的表面沉积aln生长间隔层153，间隔层153可以抬高势垒增加二维电子气的限域性，同时减小合金散射，提升迁移率。
114.s4：在间隔层153上生长势垒层170。
115.具体而言，势垒层170为algan层，通过在间隔层153的表面沉积algan生长势垒层170，该势垒层170与缓冲层151一起形成异质结结构，使得缓冲层151能够提供二维电子气运动的沟道。
116.s5：在势垒层170上生长盖层190。
117.具体而言，盖层190为aln、algan、ingan、alingan、tnp、gaas、sic、金刚石、蓝宝石中的一种或多种的组合，盖层190的主要作用是减小表面态，减小后续器件的表面漏电，抑制电流崩塌，从而提升器件性能和可靠性。
118.综上所述，本实施例提供的半导体外延结构的制备方法，通过在成核层130中掺杂si原子，同时si原子的初始掺杂浓度与所述势垒层170和所述成核层130之间的距离满足前述公式的限定，使得成核层130中原先处于半填充状态的能级会优先捕获si释放的电子而变成全填充或者接近全填充的状态，这样便可大大减少处于半填充状态的能级，进而减少这些能级对器件电子的捕获，便可以增强器件性能同时增加器件的可靠性。并且，通过对si掺杂浓度的限定，可以有效防止成核层130中si掺杂浓度过高，并且能够保持成核层130的高阻值，即在不影响耐压性能的情况下增强器件的电流和输出功率等性能，提高可靠性。此外，通过在gan缓冲层151和algan势垒层170之间增设aln间隔层153，使得器件性能得以提升，具体地，间隔层153的存在可以提升二维电子气浓度和迁移率对于器件性能有很大帮助。
119.第八实施例
120.本实施例提供了一种半导体器件，包括源极、漏极、栅极和半导体外延结构，其中半导体外延结构的基本结构和原理及产生的技术效果和第一实施例、第二实施例、第三实施例或第四实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例、第二实施例、第三实施例或第四实施例中相应内容。
121.本实施例提供的半导体器件，包括源极、漏极、栅极和半导体外延结构100，半导体外延结构100包括衬底110和生长在衬底110上的半导体层，半导体层包括生长在衬底110上的成核层130、生长在成核层130上的沟道层150、生长在沟道层150上的势垒层170以及生长在势垒层170上的盖层190，成核层130中掺杂有si原子，沟道层150与势垒层170之间的界面处形成有二维电子气，且沟道层150能够提供二维电子气运动的沟道；其中，成核层130中si原子的初始掺杂浓度与沟道层150的上表面和成核层130的上表面之间的距离负相关。源极、漏极、栅极均设置在半导体层远离衬底110的一侧，具体地，源极、漏极和栅极均形成在盖层190之上。
122.以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何
熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

技术特征：
1.一种半导体外延结构，其特征在于，包括：衬底；位于所述衬底一侧的半导体层，所述半导体层包括成核层和沟道层；其中，所述成核层中掺杂有硅原子，且所述成核层中所述硅原子的初始掺杂浓度与所述成核层的上表面和所述沟道层的上表面之间的距离负相关。2.根据权利要求1所述的半导体外延结构，其特征在于，所述成核层中硅原子的初始掺杂浓度在1e16-1e18个/cm3之间。3.根据权利要求1或2所述的半导体外延结构，其特征在于，所述成核层中硅原子的初始掺杂浓度满足以下关系：n＝-2.6e14
·
x+5.3e17；其中，n为所述成核层中硅原子的初始掺杂浓度，单位个/cm3；x为所述成核层的上表面和所述沟道层的上表面之间的距离，单位nm。4.根据权利要求3所述的半导体外延结构，其特征在于，所述成核层中硅原子的掺杂浓度由所述衬底向着所述沟道层的方向递减。5.根据权利要求3所述的半导体外延结构，其特征在于，所述成核层中硅原子在厚度方向上保持恒定。6.根据权利要求3所述的半导体外延结构，其特征在于，在所述衬底向着所述沟道层的方向上，所述成核层中的硅原子间隔掺杂。7.根据权利要求1所述的半导体外延结构，其特征在于，所述沟道层的电阻率大于1x108cm
·
ω。8.根据权利要求1所述的半导体外延结构，其特征在于，所述半导体层还包括势垒层和间隔层，所述势垒层位于所述沟道层远离所述衬底的一侧，所述间隔层位于所述势垒层和所述沟道层之间。9.一种半导体外延结构的制备方法，其特征在于，用于生长如权利要求1所述的半导体外延结构，所述方法包括以下步骤：在衬底上生长成核层，并且向成核层中掺杂硅原子；在所述成核层上生长沟道层或在所述成核层上生长缓冲层和沟道层；其中，所述成核层中所述硅原子的初始掺杂浓度与所述成核层的上表面和所述沟道层的上表面之间的距离负相关。10.一种半导体器件，其特征在于，包括源极、漏极、栅极和如权利要求1-8任一项所述的半导体外延结构，所述源极、所述漏极和所述栅极位于所述半导体层远离所述衬底的一侧。

技术总结
本发明的实施例提供了一种半导体外延结构及其制备方法和半导体器件，涉及微电子技术领域，半导体外延结构通过在成核层中掺杂硅原子，同时硅原子的初始掺杂浓度与成核层的上表面和沟道层的上表面之间的距离负相关，而硅原子在成核层中通常以施主的形式存在，会释放一个电子，因此在成核层中掺杂适量的硅原子即提供适量的电子后，原先处于半填充状态的能级会优先捕获这些电子而变成全填充或者接近全填充的状态，这样便可大大减少处于半填充状态的能级，进而减少这些能级对器件电子的捕获，便可以增强器件性能同时增加器件的可靠性。同时，通过对硅原子的掺杂浓度的限定，使得硅原子的掺杂不会影响器件的耐压性能。子的掺杂不会影响器件的耐压性能。子的掺杂不会影响器件的耐压性能。


技术研发人员：张晖 李仕强 钱洪途
受保护的技术使用者：苏州能讯高能半导体有限公司
技术研发日：2020.11.23
技术公布日：2022/5/25