半导体外延结构及其制备方法和半导体器件与流程

1.本发明涉及微电子技术领域，具体而言，涉及一种半导体外延结构及其制备方法和半导体器件。


背景技术：

2.目前制造gan基光电器件与功率器件，例如制造高电子迁移率晶体管(hemt，high electron mobility transistor)时，主要使用sic、sapphire(蓝宝石)和si作为基底。但由于gan外延层与基底存在热失配和晶格失配，在外延生长过程中引起的热失配应力以及晶格失配应变会使得外延片发生形变，从而使得外延层均匀性下降，外延产品良率下降，成本提高。
3.为了解决上述问题，一般需要设置高阻值的缓冲层，要获得高阻的gan缓冲层方法有多种，例如c掺杂等，但是这些方法在实现高阻缓冲层的同时也引入了更多的深能级，这些深能级往往处于半填充状态，这种半填充状态是非必要的，因为这种状态下的能级会在器件高功率或者高频工作时捕获器件的电子，导致器件的性能衰退。
4.因此如何减小缓冲层中的处于半填充状态的能级对器件性能的影响成为了亟需解决的问题。


技术实现要素：

5.本发明的目的包括：提供了一种半导体外延结构及其制备方法，其能够让原先处于半填充状态的能级变成全填充或者接近全填充的状态，这样便可大大减少处于半填充状态的能级，进而减少这些能级对器件电子的捕获，便可以增强器件性能同时增加器件的可靠性。
6.本发明的实施例可以这样实现：
7.第一方面，本发明提供一种半导体外延结构，包括衬底和位于衬底一侧的半导体层，所述半导体层包括依次层叠的成核层和缓冲层；其中，所述缓冲层为硅掺杂层，且硅元素的初始掺杂浓度与所述缓冲层的厚度负相关。
8.在可选的实施方式中，所述缓冲层中硅元素的掺杂浓度在1e16-1e19个/cm3之间。
9.在可选的实施方式中，所述缓冲层中硅元素的初始掺杂浓度满足以下关系：n＝-3.15e13
·
x+6.73e16；其中，n为所述缓冲层中硅元素的初始掺杂浓度，单位个/cm3；x为所述缓冲层的厚度，单位nm。
10.在可选的实施方式中，所述缓冲层中硅元素的掺杂浓度在向着远离所述衬底的方向上递减。
11.在可选的实施方式中，所述缓冲层中硅元素的掺杂浓度保持恒定。
12.在可选的实施方式中，所述缓冲层中硅元素在向着远离所述衬底的方向上间隔掺杂。
13.在可选的实施方式中，所述半导体层还包括沟道层、间隔层和势垒层，所述沟道层
位于所述缓冲层远离所述衬底的一侧，所述势垒层位于所述沟道层远离所述衬底的一侧，所述间隔层位于所述沟道层和所述势垒层之间。
14.在可选的实施方式中，所述缓冲层的电阻率大于1x108cm
·
ω。
15.第二方面，本发明提供一种半导体外延结构的制备方法，用于制备如前述实施方式所述的半导体外延结构，所述方法包括：在衬底上形成成核层；在所述成核层上形成缓冲层，所述缓冲层为硅掺杂层；在所述缓冲层上形成势垒层；其中，其中，所述缓冲层中硅元素的初始掺杂浓度与所述缓冲层的厚度负相关。
16.第三方面，本发明提供一种半导体器件，包括源极、漏极、栅极和如前述实施方式所述的半导体外延结构，所述源极、所述漏极和所述栅极均位于所述半导体层远离所述衬底的一侧。
17.本发明实施例的有益效果包括：
18.本发明实施例提供的半导体外延结构及其制备方法，其通过在缓冲层中掺杂硅元素，且硅元素的初始掺杂浓度与缓冲层的厚度负相关，si在缓冲层中通常以施主的形式存在，会释放一个电子，因此在缓冲层中掺杂适量的si即提供适量的电子后，原先处于半填充状态的能级会优先捕获这些电子而变成全填充或者接近全填充的状态，这些便可大大减少处于半填充状态的能级，进而减少这些能级对器件电子的捕获，便可以增强器件性能同时增加器件的可靠性。同时通过对掺杂浓度进行限定，使得掺杂浓度与缓冲层的厚度负相关，避免了硅掺杂影响缓冲层的高阻值性能。
附图说明
19.为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
20.图1为本发明第一实施例提供的半导体外延结构的结构示意图；
21.图2为本发明第一实施例提供的半导体外延结构的掺杂浓度与沉积厚度的关系示意图；
22.图3为本发明第二实施例提供的半导体外延结构的结构示意图；
23.图4为本发明第三实施例提供的半导体外延结构的结构示意图；
24.图5为本发明第四实施例提供的半导体外延结构的掺杂浓度与沉积厚度的关系示意图；
25.图6为本发明第五实施例提供的半导体外延结构的掺杂浓度与沉积厚度的关系示意图；
26.图7为本发明第六实施例提供的半导体外延结构的制备方法的步骤框图；
27.图8为本发明第七实施例提供的半导体外延结构的制备方法的步骤框图。
28.图标：100-半导体外延结构；110-衬底；130-成核层；150-缓冲层；160-间隔层；170-势垒层；180-沟道层；190-盖层。
具体实施方式
29.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
30.因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
31.应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
32.在本发明的描述中，需要说明的是，若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
33.此外，若出现术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
34.正如背景技术中所公开的，现有的缓冲层中由于要获得高阻值缓冲层，通常会引入更多的深能级，这些深能级往往处于半填充状态，在这种状态下的能级会在晶体管高功率或高频工作时捕获电子，导致器件的性能衰退。
35.与此同时，在晶体管外延生长时，硅掺杂通常是用来实现n型掺杂，进而提高外延层的导电性的，但通常hemt等外延的缓冲层是需要高阻值以减小器件漏电提升击穿电压的，因此业内在hemt等外延生长时对于缓冲层只会想着越高阻越好，并不会故意向缓冲层进行硅掺杂。
36.本发明实施例提供的半导体外延结构及其制备方法，通过与常规手段反向实施，向缓冲层掺杂硅元素，来解决缓冲层中深能级处于半填充状态而影响性能的问题。而经发明人研究发现，硅在缓冲层中通常以施主的形式存在，会释放一个电子，因此在缓冲层中适量掺杂硅元素，即提供适量的电子后，原先处于半填充状态的能级会优先捕获这些电子而变成全填充或者接近全填充的状态，这些便可大大减少处于半填充状态的能级，进而减少这些能级对器件电子的捕获，便可以增强器件性能同时增加器件的可靠性。
37.需要说明的是，在不冲突的情况下，本发明的实施例中的特征可以相互结合。
38.第一实施例
39.请参考图1和图2，本实施例提供了一种半导体外延结构100，其能够大大减少处于半填充状态的能级，进而减少这些能级对器件电子的捕获，可以增强器件性能同时增加器件的可靠性。
40.本实施例提供的半导体外延结构100，包括衬底110和位于衬底110一侧的半导体层，半导体层包括在衬底110上依次形成的成核层130和缓冲层150，其中，缓冲层150为硅掺杂层，且硅元素的初始掺杂浓度与缓冲层150的厚度负相关。
41.在本实施例中，衬底110可以是氮化镓、铝镓氮、铟镓氮、铝铟镓氮、磷化铟、砷化
镓、碳化硅、金刚石、蓝宝石、锗、硅中的一种或多种的组合，或任何其他能够生长iii族氮化物的材料。
42.在本实施例中，衬底110上形成外延结构，即半导体层，外延结构均为基于iii-v族化合物的半导体材料，具体地，半导体层包括依次形成的成核层130和缓冲层150，其中各层级结构可采用化学气相沉积(cvd，chemical vapour deposition)或物理气相沉积(pvd，phy硅cal vapour deposition)沉积形成。
43.在本实施例中，成核层130沉积生长在衬底110上，该成核层130影响上方异质结材料的晶体质量、表面形貌以及电学性质等参数。且该成核层130主要起到匹配衬底110材料和异质结结构中的半导体材料层的作用。具体地，成核层130的沉积材料为氮化铝(aln)。
44.在本实施例中，缓冲层150沉积生长在成核层130上，起到粘合接下来需要生长的半导体材料层的作用。具体地，缓冲层150的沉积材料为氮化镓(gan)，同时本实施例中的缓冲层150为高阻缓冲层150，获得高阻缓冲层150常见的方式为碳(c)掺杂或者铁(fe)掺杂等方式。在此缓冲层150为高阻值的前提下对其进行适量的硅(si)掺杂，并且保持其为高阻值。
45.具体地，缓冲层150的电阻率大于1x108cm
·
ω，即缓冲层150为高阻值半导体材料层，其中缓冲层150的电阻率与缓冲层150的基底材料有关，同时掺杂元素也会影响其电阻率，而由于掺杂硅元素会提高外延层的导电性，故硅元素的掺杂浓度不宜过高。具体地，缓冲层150中通过掺杂碳元素元素或者铁元素来获得高阻值，使得其电阻率能够远远大于1x108cm
·
ω，例如达到6x108cm
·
ω，同时在掺杂硅元素后，其电阻率同样能够大于1x108cm
·
ω。
46.在本实施例中，为了避免缓冲层150中硅元素掺杂浓度过高，故可以设定缓冲层150中硅元素的掺杂浓度在1e16-1e19个/cm3之间。
47.在本实施例中，缓冲层150中硅元素的初始掺杂浓度满足以下关系：
48.n＝-3.15e13
·
x+6.73e16；
49.其中，n为缓冲层150中硅元素的初始掺杂浓度，单位个/cm3；x为缓冲层150的厚度，单位nm。
50.具体地，需要说明的是，上述公式仅仅表示几何关系，并不涉及单位量纲的计算，此处x指的是缓冲层150整体的厚度，当缓冲层150的厚度越大时，掺杂浓度越低。在实际沉积形成缓冲层150时，需要在缓冲层150的沉积材料中注入一定流量的硅气体。在本实施例中，缓冲层150中硅元素的掺杂浓度由衬底110向着远离衬底110的方向递减，即在沉积形成缓冲层150的过程中，注入的硅流量随着沉积的进行逐渐降低，通过递减的方式进行掺杂，能够使得硅元素尽可能地靠近下方的成核层130，从而获得更好的晶体质量。
51.需要说明的是，本实施例中硅元素的初始掺杂浓度，指的是在沉积缓冲层150起始时的掺杂浓度，本实施例中采用渐变式浓度，即缓冲层150的掺杂浓度由n逐渐降低，其中n指的是开始沉积缓冲层150时注入硅元素时的掺杂浓度。
52.在本实施例中，通过合理地设定硅流量，使得缓冲层150的掺杂浓度由衬底110向着远离衬底110的方向由n线性降低至0，且其下降曲线基本符合前述的公式，即随着沉积厚度的增加，硅流量逐渐降低，并且其曲线基本与前述的公式相匹配，此时公式中的x可替换为缓冲层150的沉积厚度。当然，此处仅仅是举例说明，在其他较佳的实施例中，缓冲层150
在衬底110向着势垒层170方向上的硅掺杂浓度的下降规律也可以是其他非线性规律，在此不做具体限定。
53.综上所述，本实施例提供的一种半导体外延结构100，在位于氮化铝成核层130和铝镓氮势垒层170之间氮化镓缓冲层150中进行硅掺杂，且硅元素的初始掺杂浓度与缓冲层150的厚度负相关，同时在由衬底110向上、缓冲层150的厚度方向上硅元素的掺杂浓度递减，形成梯度，硅在氮化镓缓冲层150中通常以施主的形式存在，会释放一个电子，因此在氮化镓缓冲层150中掺杂适量的硅即提供适量的电子后，原先处于半填充状态的能级会优先捕获这些电子而变成全填充或者接近全填充的状态，这些便可大大减少处于半填充状态的能级，进而减少这些能级对器件电子的捕获，便可以增强器件性能同时增加器件的可靠性。同时缓冲层150通过碳掺杂或者铁掺杂获得高阻值，通过对硅掺杂浓度进行限定，使得掺杂浓度与缓冲层150的厚度负相关，避免了硅掺杂影响缓冲层150的高阻值性能。
54.第二实施例
55.请参考图3，本实施例提供了一种半导体外延结构100，其基本结构和原理及产生的技术效果和第一实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例中相应内容。
56.本实施例提供的半导体外延结构100包括衬底110和位于衬底110一侧的半导体层，半导体层包括在衬底110上依次形成的成核层130、缓冲层150、沟道层180、势垒层170和盖层190，势垒层170和沟道层180构成异质结，以提供二维电子气运动沟道；其中，缓冲层150为硅掺杂层，且硅元素的初始掺杂浓度与缓冲层150的厚度负相关。
57.在本实施例中，衬底110上形成外延结构，即半导体层，外延结构均为基于iii-v族化合物的半导体材料，具体地，半导体层包括依次形成的成核层130、缓冲层150、沟道层180、势垒层170和盖层190，其中各层级结构可采用化学气相沉积(cvd，chemical vapour deposition)或物理气相沉积(pvd，phy硅cal vapour deposition)沉积形成。
58.在本实施例中，沟道层180沉积生长在缓冲层150上，且其沉积材料为氮化镓。势垒层170沉积生长在沟道层180上，且其沉积材料为铝镓氮，其中势垒层170与沟道层180一起形成异质结，使得沟道层180可以提供二维电子气运动沟道。
59.在本实施例中，盖层190沉积生长在势垒层170上，其主要作用是减小表面态，同时减小后续器件的表面漏电现象，抑制电流崩塌，从而提升器件性能和可靠性。具体地，盖层190可以是氮化镓、铝镓氮、铟镓氮、铝铟镓氮、磷化铟、砷化镓、碳化硅、金刚石、蓝宝石、锗、硅中的一种或多种的组合。
60.第三实施例
61.请参考图4，本实施例提供了一种半导体外延结构100，其基本结构和原理及产生的技术效果和第一实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例中相应内容。
62.本实施例提供的半导体外延结构100包括衬底110和位于衬底110一侧的半导体层，半导体层包括在衬底110上依次形成的成核层130、缓冲层150、沟道层180、间隔层160、势垒层170和盖层190，势垒层170和沟道层180构成异质结，以提供二维电子气运动沟道；其中，缓冲层150为硅掺杂层，且硅元素的初始掺杂浓度与缓冲层150的厚度负相关。
63.在本实施例中，成核层130沉积生长在衬底110上，其沉积材料为氮化铝。缓冲层
150沉积生长在成核层130上，其沉积材料为氮化镓。沟道层180沉积在缓冲层150上，间隔层160沉积生长在沟道层180上，其沉积材料为氮化铝。势垒层170沉积生长在间隔层160上，其沉积材料为铝镓氮，盖层190沉积生长在势垒层170上，其可以是氮化镓、铝镓氮、铟镓氮、铝铟镓氮、磷化铟、砷化镓、碳化硅、金刚石、蓝宝石、锗、硅中的一种或多种的组合。
64.在本实施例中，沟道层180上还形成有间隔层160，势垒层170形成于在间隔层160之上。本实施例中的间隔层160为氮化铝间隔层160，该间隔层160可以抬高势垒增加二维电子气的限域性，同时减小合金散射，提升迁移率。
65.本实施例提供的半导体外延结构100，通过在氮化镓沟道层180和铝镓氮势垒层170之间增设氮化铝间隔层160，使得器件性能得以提升，具体地，间隔层160的存在可以提升二维电子气浓度和迁移率对于器件性能有很大帮助。
66.第四实施例
67.参考图5，本实施例提供了一种半导体外延结构100，其基本结构和原理及产生的技术效果和第一实施例、第二实施例或第三实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例或第二实施例中相应内容。
68.本实施例提供的半导体外延结构100包括衬底110和位于衬底110一侧的半导体层，半导体层包括在衬底110上依次形成的成核层130、缓冲层150、沟道层180、势垒层170和盖层190，势垒层170和沟道层180构成异质结，以提供二维电子气运动沟道；其中，缓冲层150为硅掺杂层，且硅元素的初始掺杂浓度与缓冲层150的厚度负相关。
69.在本实施例中，为了避免缓冲层150中硅元素掺杂浓度过高，故可以设定缓冲层150中硅元素的掺杂浓度在1e16-1e19个/cm3之间。进一步地，缓冲层150中硅元素的初始掺杂浓度满足以下关系：
70.n＝-3.15e13
·
x+6.73e16；
71.其中，n为缓冲层150中硅元素的初始掺杂浓度，单位个/cm3；x为缓冲层150的厚度，单位nm。
72.在本实施例中，缓冲层150中硅元素的掺杂浓度保持恒定。也就是说，在沉积缓冲层150时，硅流量保持恒定，使得缓冲层150中的硅流量在衬底110向着势垒层170的方向上保持不变，其同样能够实现减少处于半填充状态的能级，进而减少这些能级对器件电子的捕获，便可以增强器件性能同时增加器件的可靠性。
73.第五实施例
74.参考图6，本实施例提供了一种半导体外延结构100，其基本结构和原理及产生的技术效果和第一实施例、第二实施例或第三实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例或第二实施例中相应内容。
75.本实施例提供的半导体外延结构100包括衬底110和位于衬底110一侧的半导体层，半导体层包括在衬底110上依次形成的成核层130、缓冲层150、沟道层180、势垒层170和盖层190，势垒层170和沟道层180构成异质结，以提供二维电子气运动沟道；其中，缓冲层150为硅掺杂层，且硅元素的初始掺杂浓度与缓冲层150的厚度负相关。
76.在本实施例中，为了避免缓冲层150中硅元素掺杂浓度过高，故可以设定缓冲层150中硅元素的掺杂浓度在1e16-1e19个/cm3之间。进一步地，缓冲层150中硅元素的初始掺杂浓度满足以下关系：
77.n＝-3.15e13
·
x+6.73e16；
78.其中，n为缓冲层150中硅元素的初始掺杂浓度，单位个/cm3；x为缓冲层150的厚度，单位nm。
79.在本实施例中，缓冲层150中硅元素由衬底110向着势垒层170的方向间隔掺杂。也就是说，在沉积缓冲层150时，硅流量采用脉冲式掺杂的方式向缓冲层150中注入硅元素，使得缓冲层150中的硅流量在衬底110向着势垒层170的方向上呈现脉冲式间隔分布，其同样能够实现减少处于半填充状态的能级，进而减少这些能级对器件电子的捕获，便可以增强器件性能同时增加器件的可靠性。
80.需要说明的是，在实际沉积生成缓冲层150时，硅流量以脉冲形式注入缓冲层150，使得缓冲层150中的硅膜均匀间隔分布，其具体掺杂次数为l，在沉积缓冲层150时，当沉积缓冲层150的厚度达到x/l时，以掺杂浓度n掺杂硅元素，在沉积缓冲层150的厚度达到2x/l时，停止掺杂，在沉积缓冲层150的厚度达到3x/l时，再次进行掺杂，以此类推，直至缓冲层150的沉积厚度达到x。
81.第六实施例
82.参考图7，本实施例提供了一种半导体外延结构100的制备方法，用于制备如第一实施例提供的半导体外延结构100，该方法包括以下步骤：
83.s1：在衬底110上形成成核层130。
84.具体而言，提供一衬底110，在衬底110表面沉积形成成核层130，该成核层130影响上方异质结材料的晶体质量、表面形貌以及电学性质等参数。且该成核层130主要起到匹配衬底110材料和异质结结构中的半导体材料层的作用。该成核层130的沉积材料为氮化铝，衬底110可以是氮化镓、铝镓氮、铟镓氮、铝铟镓氮、磷化铟、砷化镓、碳化硅、金刚石、蓝宝石、锗、硅中的一种或多种的组合。
85.在本实施例中，沉积方法可以是化学气相沉积(cvd，chemical vapour deposition)或物理气相沉积(pvd，physical vapour deposition)。
86.s2：在成核层130上形成缓冲层150。
87.具体而言，在形成的成核层130的表面沉积形成缓冲层150，在沉积缓冲层150的同时，向缓冲层150以一定流量注入硅元素，即向用于沉积缓冲层150的前驱气体中以一定流量通入硅元素气体，并形成硅掺杂的缓冲层150，并且随着缓冲层150的沉积厚度的增加，硅元素气体的流量降低，使得成型的缓冲层150的硅掺杂浓度逐渐降低。
88.在本实施例中，硅元素的初始掺杂浓度，即刚开始通入硅元素气体后成型的缓冲层150中硅元素的掺杂浓度n，满足以下关系：
89.n＝-3.15e13
·
x+6.73e16；
90.其中，n为缓冲层150中硅元素的初始掺杂浓度，单位个/cm3；x为缓冲层150的厚度，单位nm。
91.在本实施例中，为了获得高阻值，前驱气体中还掺杂有碳元素或者铁元素，其掺杂浓度恒定，结合硅掺杂，使得缓冲层150的电阻率大于1x108cm
·
ω。
92.在本发明其他较佳的实施例中，该方法还包括在缓冲层150上依次形成沟道层180、势垒层170以及盖层190的步骤，具体地，在成型后的缓冲层150表面沉积形成沟道层180，且其沉积材料为氮化镓。在成型后的沟道层180的表面沉积形成势垒层170，且其沉积
材料为铝镓氮，其中势垒层170与沟道层180一起形成异质结，使得沟道层180可以提供二维电子气运动沟道。盖层190沉积生长在势垒层170上，其主要作用是减小表面态，同时减小后续器件的表面漏电现象，抑制电流崩塌，从而提升器件性能和可靠性。具体地，盖层190可以是氮化镓、铝镓氮、铟镓氮、铝铟镓氮、磷化铟、砷化镓、碳化硅、金刚石、蓝宝石、锗、硅中的一种或多种的组合。
93.综上所述，本实施例提供的半导体外延结构100的制备方法，通过在沉积形成缓冲层150时，向缓冲层150中掺杂硅元素，而硅在缓冲层150中通常以施主的形式存在，会释放一个电子，因此在缓冲层150中适量掺杂硅元素，即提供适量的电子后，原先处于半填充状态的能级会优先捕获这些电子而变成全填充或者接近全填充的状态，这些便可大大减少处于半填充状态的能级，进而减少这些能级对器件电子的捕获，便可以增强器件性能同时增加器件的可靠性。
94.第七实施例
95.参考图8，本实施例提供了一种半导体外延结构100的制备方法，其用于制备如权利要求2所述的半导体外延结构100，该方法包括以下步骤：
96.s1：在衬底110上形成成核层130。
97.具体而言，在衬底110表面沉积形成成核层130，该成核层130影响上方异质结材料的晶体质量、表面形貌以及电学性质等参数。且该成核层130主要起到匹配衬底110材料和异质结结构中的半导体材料层的作用。该成核层130的沉积材料为氮化铝，衬底110可以是氮化镓、铝镓氮、铟镓氮、铝铟镓氮、磷化铟、砷化镓、碳化硅、金刚石、蓝宝石、锗、硅中的一种或多种的组合。
98.s2：在成核层130上形成缓冲层150。
99.具体而言，在形成的成核层130的表面沉积形成缓冲层150，在沉积缓冲层150的同时，向缓冲层150注入硅元素，即向用于沉积缓冲层150的前驱气体中以一定流量通入硅元素气体，并形成硅掺杂的缓冲层150，并且随着缓冲层150的沉积厚度的增加，硅元素气体的流量降低，使得成型的缓冲层150的硅掺杂浓度逐渐降低。
100.在本实施例中，为了获得高阻值，前驱气体中还掺杂有碳元素或者铁元素，且其掺杂浓度恒定，结合向缓冲层150中掺杂硅元素，使得缓冲层150的电阻率大于1x108cm
·
ω。
101.s3：在缓冲层150上形成沟道层180。
102.具体而言，在成型后的缓冲层150表面沉积形成沟道层180，且其沉积材料为氮化镓。
103.s4：在沟道层180上形成间隔层160。
104.具体而言，在成型后的沟道层180的表面沉积形成间隔层160，本实施例中的间隔层160为氮化铝间隔层160，该间隔层160可以抬高势垒增加二维电子气的限域性，同时减小合金散射，提升迁移率。
105.s5：在间隔层160上形成势垒层170。
106.具体而言，在成型后的间隔层160的表面沉积形成势垒层170，且其沉积材料为铝镓氮，其中势垒层170与沟道层180一起形成异质结，使得沟道层可以提供二维电子气运动沟道。
107.s6：在势垒层170上形成盖层190。
108.具体而言，盖层190沉积生长在势垒层170上，其主要作用是减小表面态，同时减小后续器件的表面漏电现象，抑制电流崩塌，从而提升器件性能和可靠性。
109.综上所述，本实施例提供的半导体外延结构100的制备方法，通过在沉积形成缓冲层150时，向缓冲层150中掺杂硅元素，即提供适量的电子后，原先处于半填充状态的能级会优先捕获这些电子而变成全填充或者接近全填充的状态，这些便可大大减少处于半填充状态的能级，进而减少这些能级对器件电子的捕获，便可以增强器件性能同时增加器件的可靠性。
110.第八实施例
111.本实施例提供了一种半导体器件，包括源极、漏极、栅极和半导体外延结构，其中半导体外延结构的基本结构和原理及产生的技术效果和第一实施例、第二实施例、第三实施例或第四实施例相同，为简要描述，本实施例部分未提及之处，可参考第一实施例、第二实施例、第三实施例或第四实施例中相应内容。
112.本实施例提供的半导体器件，包括源极、漏极、栅极和半导体外延结构100，半导体外延结构100包括衬底110和位于衬底110一侧的半导体层，半导体层包括在衬底110上依次形成的成核层130、缓冲层150、沟道层180、势垒层170和盖层190，势垒层170和沟道层180构成异质结，以提供二维电子气运动沟道；其中，缓冲层150为硅掺杂层，且硅元素的初始掺杂浓度与缓冲层150的厚度负相关。源极、漏极、栅极均设置在半导体层远离衬底110的一侧，具体地，源极、漏极和栅极均形成在盖层190之上。
113.以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

技术特征：
1.一种半导体外延结构，其特征在于，包括：衬底和位于衬底一侧的半导体层，所述半导体层包括依次层叠的成核层和缓冲层；其中，所述缓冲层为硅掺杂层，且硅元素的初始掺杂浓度与所述缓冲层的厚度负相关。2.根据权利要求1所述的半导体外延结构，其特征在于，所述缓冲层中硅元素的掺杂浓度在1e16-1e19个/cm3之间。3.根据权利要求1或2所述的半导体外延结构，其特征在于，所述缓冲层中硅元素的初始掺杂浓度满足以下关系：n＝-3.15e13
·
x+6.73e16；其中，n为所述缓冲层中硅元素的初始掺杂浓度，单位个/cm3；x为所述缓冲层的厚度，单位nm。4.根据权利要求3所述的半导体外延结构，其特征在于，所述缓冲层中硅元素的掺杂浓度在向着远离所述衬底的方向上递减。5.根据权利要求3所述的半导体外延结构，其特征在于，所述缓冲层中硅元素的掺杂浓度保持恒定。6.根据权利要求3所述的半导体外延结构，其特征在于，所述缓冲层中硅元素在向着远离所述衬底的方向上间隔掺杂。7.根据权利要求1所述的半导体外延结构，其特征在于，所述半导体层还包括沟道层、间隔层和势垒层，所述沟道层位于所述缓冲层远离所述衬底的一侧，所述势垒层位于所述沟道层远离所述衬底的一侧，所述间隔层位于所述沟道层和所述势垒层之间。8.根据权利要求1所述的半导体外延结构，其特征在于，所述缓冲层的电阻率大于1x108cm
·
ω。9.一种半导体外延结构的制备方法，其特征在于，用于制备如权利要求1所述的半导体外延结构，所述方法包括：在衬底上形成成核层；在所述成核层上形成缓冲层，所述缓冲层为硅掺杂层；其中，所述缓冲层中硅元素的初始掺杂浓度与所述缓冲层的厚度负相关。10.一种半导体器件，其特征在于，包括源极、漏极、栅极和如权利要求1-8任一项所述的半导体外延结构，所述源极、所述漏极和所述栅极均位于所述半导体层远离所述衬底的一侧。

技术总结
本发明的实施例提供了半导体外延结构及其制备方法和半导体器件，涉及微电子技术领域，该半导体外延结构通过在缓冲层中掺杂硅元素，且硅元素的初始掺杂浓度与缓冲层的厚度负相关，Si在缓冲层中通常以施主的形式存在，会释放一个电子，因此在缓冲层中掺杂适量的Si即提供适量的电子后，原先处于半填充状态的能级会优先捕获这些电子而变成全填充或者接近全填充的状态，这些便可大大减少处于半填充状态的能级，进而减少这些能级对器件电子的捕获，便可以增强器件性能同时增加器件的可靠性。同时通过对掺杂浓度进行限定，使得掺杂浓度与缓冲层的厚度负相关，避免了硅掺杂影响缓冲层的高阻值性能。高阻值性能。高阻值性能。


技术研发人员：张晖 李仕强 钱洪途
受保护的技术使用者：苏州能讯高能半导体有限公司
技术研发日：2020.11.23
技术公布日：2022/5/25