存储器的形成方法及存储器与流程

1.本技术涉及半导体技术领域，具体地，涉及一种存储器的形成方法及存储器。


背景技术：

2.动态随机存储器(dynamic random access memory，dram)具有读写速度快、低功耗、大容量、价格便宜等特性，成为计算机和通讯系统中使用最为广泛的半导体存储器。dram的存储阵列架构是由包括一个晶体管和一个电容器的存储单元(即1t1c的存储单元)组成的阵列。晶体管的栅极与字线相连，漏极与位线相连，源极与电容器相连。
3.随着dram器件的尺寸不断缩小，电容器的尺寸也随之缩小。如何保证dram器件中电容器的性能，成为亟待解决的问题。


技术实现要素：

4.有鉴于此，本技术实施例提出一种存储器的形成方法及存储器。
5.根据本技术的一个方面，提供了一种存储器的形成方法，包括：
6.提供基底；其中，所述基底表面形成有晶体管柱阵列，所述晶体管柱阵列包括沿垂直于所述基底表面方向呈阵列排布的多个晶体管柱；
7.形成覆盖所述晶体管柱阵列的堆叠结构；其中，所述堆叠结构包括沿远离所述基底方向依次层叠的第一牺牲层和第一支撑层；
8.形成贯穿所述堆叠结构的电容孔阵列；其中，所述电容孔阵列包括呈阵列排布的多个电容孔，多个所述电容孔与多个所述晶体管柱一一对应设置，且所述电容孔暴露所述晶体管柱；
9.在所述电容孔的内壁依次形成第一电极层和填充层；其中，所述第一电极层电连接所述晶体管柱；
10.形成贯穿所述第一支撑层的第一间隙孔阵列；其中，所述第一间隙孔阵列包括呈阵列排布的多个第一间隙孔，且每个所述第一间隙孔位于彼此相邻的四个所述第一电极层之间；
11.通过所述第一间隙孔阵列去除所述第一牺牲层，暴露所述第一电极层；
12.依次形成覆盖所述第一电极层的介质层和第二电极层，以形成电容器阵列。
13.在一些实施例中，所述电容孔阵列包括第一预设数量的电容孔；
14.所述形成贯穿所述第一支撑层的第一间隙孔阵列；其中，所述第一间隙孔阵列包括呈阵列排布的多个第一间隙孔，包括：
15.形成贯穿所述第一支撑层的第一间隙孔阵列，所述第一间隙孔阵列包括呈阵列排布的第二预设数量的第一间隙孔；其中，所述第二预设数量和所述第一预设数量的比值在25％至50％之间。
16.在一些实施例中，所述形成贯穿所述第一支撑层的第一间隙孔阵列；所述第一间隙孔阵列包括呈阵列排布的多个第一间隙孔，包括：
17.形成贯穿所述第一支撑层的第一间隙孔阵列；其中，所述第一间隙孔阵列包括等间距的多个第一间隙孔行和等间距的多个第一间隙孔列，所述第一间隙孔行和所述第一间隙孔列相互垂直。
18.在一些实施例中，所述形成贯穿所述第一支撑层的第一间隙孔阵列；所述第一间隙孔阵列包括呈阵列排布的多个第一间隙孔，包括：
19.形成贯穿所述第一支撑层的第一间隙孔阵列；其中，所述间隙孔阵列包括等间距的多个第一间隙孔行和等间距的多个第一间隙孔列，所述第一间隙孔行和所述第一间隙孔列呈第一预设夹角设置，所述第一预设夹角小于90
°
。
20.在一些实施例中，所述形成贯穿所述第一支撑层的第一间隙孔阵列；所述第一间隙孔阵列包括呈阵列排布的多个第一间隙孔，包括：
21.形成贯穿所述第一支撑层的第一间隙孔阵列；所述第一间隙孔阵列包括等间距的多个组合孔行和等间距的多个组合孔列，所述组合孔行和所述组合孔列分别包括多个组合孔，每一所述组合孔包括相互连通的多个所述第一间隙孔。
22.在一些实施例中，所述形成贯穿所述第一支撑层的第一间隙孔阵列；所述第一间隙孔阵列包括呈阵列排布的多个第一间隙孔，包括：
23.形成贯穿所述第一支撑层的第一间隙孔阵列；所述第一间隙孔阵列包括等间距的多个组合单元行和等间距的多个组合单元列，所述组合单元行和所述组合单元列分别包括多个组合单元，每一所述组合单元包括呈第二预设夹角设置的第一组合孔和第二组合孔，所述第一组合孔和所述第二组合孔分别包括相互连通的多个所述第一间隙孔，且所述第一组合孔和所述第二组合孔互不连通。
24.在一些实施例中，所述堆叠结构还包括位于所述基底和所述第一牺牲层之间的第二牺牲层和第二支撑层，所述第二牺牲层位于所述基底和所述第二支撑层之间；
25.所述通过所述第一间隙孔阵列去除所述第一牺牲层，包括：
26.所述通过所述第一间隙孔阵列去除所述第一牺牲层，暴露部分所述第一电极层和所述第二支撑层；
27.所述存储器的形成方法还包括：
28.在通过所述第一间隙孔阵列去除所述第一牺牲层之后，形成贯穿所述第二支撑层的第二间隙孔阵列；其中，所述第二间隙孔阵列包括呈阵列排布的多个第二间隙孔，且每个所述第二间隙孔位于彼此相邻的四个所述第一电极层之间；
29.通过所述第二间隙孔阵列去除所述第二牺牲层，暴露剩余的所述第一电极层。
30.在一些实施例中，所述基底包括晶圆；
31.所述提供基底；其中，所述基底表面形成有晶体管柱阵列，包括：
32.提供晶圆；
33.从所述晶圆的第一面对所述晶圆进行部分刻蚀，形成网格状刻蚀沟槽和晶体管柱阵列；其中，所述晶体管柱阵列包括呈阵列排布的多个晶体管柱，每一所述晶体管柱对应位于所述网格状沟槽的每一格点处，所述晶体管柱的第一预设厚度小于所述晶圆的初始厚度；所述第一面垂直于所述晶圆的厚度方向；
34.在所述网格状刻蚀沟槽中沉积绝缘材料，形成包围每一所述晶体管柱的绝缘层；
35.刻蚀所述绝缘层，以显露每一所述晶体管柱的一侧壁；
36.在每一所述晶体管柱显露的侧壁上依次形成栅极氧化层和栅极；
37.在所述晶体管柱的第一端或第二端其中之一形成源极，另一形成漏极；其中，所述第一端和所述第二端分别为所述晶体管柱在所述晶圆厚度方向上相对的两端，且所述第一端位于所述晶圆的第一面，所述源极与所述漏极之间的晶体管柱构成所述晶体管的沟道区。
38.根据本技术的第二个方面，提供了一种存储器，包括：
39.基底，所述基底包括晶圆，所述晶圆中设有晶体管柱阵列，所述晶体管柱阵列包括沿垂直于晶圆的第一面呈阵列排布的多个晶体管柱，所述第一面垂直于所述晶圆的厚度方向；
40.第一支撑层，平行于所述晶圆的第一面设置于所述晶圆之上，所述第一支撑层包括平行于所述晶圆的第一面设置的平面，以及与所述平面相垂直的侧面；
41.电容器阵列，所述电容器阵列包括：
42.第一电极层阵列，包括贯穿所述第一支撑层的多个第一电极层，多个所述第一电极层与所述晶体管柱一一对应设置，且所述第一电极层与所述晶体管柱电性连接；
43.介质层，包括覆盖所述第一电极层表面和所述第一支撑层的平面的第一部分，以及覆盖所述第一支撑层的侧面的多个第二部分，每一所述第二部分位于相邻的四个所述第一电极层之间，且多个所述第二部分呈阵列排布；以及，
44.第二电极层，覆盖所述介质层的表面。
45.在一些实施例中，所述基底还包括第一接触插塞阵列，所述第一接触插塞阵列包括呈阵列排布的多个第一接触插塞，每个所述第一接触插塞位于所述晶体管柱和所述第一电极层之间，且电连接所述晶体管柱和所述第一电极层。
46.本技术实施例提供的存储器的形成方法，提出以在相邻的四个第一电极层之间形成的一个第一间隙孔为单位，形成第一间隙孔阵列的方案，能够通过第一间隙孔阵列能较快速去除第一牺牲层，同时保证剩余的第一支撑层能够较好地支撑电容器阵列，降低了电容器歪斜的几率，保证存储器具有良好的存储性能。
附图说明
47.图1a为本技术实施例提供的采用平面晶体管形成的dram存储单元的结构示意图；
48.图1b为本技术实施例提供的采用填埋式沟道晶体管形成的dram存储单元的结构示意图；
49.图2为本技术实施例提供的采用垂直沟道晶体管形成的dram存储单元的结构示意图；
50.图3为本技术实施例提供的存储器的形成方法的流程示意图；
51.图4为本技术实施例提供的采用垂直沟道晶体管形成dram存储阵列的结构示意图；
52.图5a至5i为采用本技术实施例提供的电容器阵列的形成方法得到的电容器的局部结构剖视图；
53.图6a为本技术实施例提供的一种第一间隙孔阵列的排布方式的示意图；
54.图6b为本技术实施例提供的又一种第一间隙孔阵列的排布方式的示意图；
55.图6c为本技术实施例提供的又一种第一间隙孔阵列的排布方式的示意图；
56.图6d为本技术实施例提供的又一种第一间隙孔阵列的排布方式的示意图；
57.图6e为本技术实施例提供的又一种第一间隙孔阵列的排布方式的示意图；
58.图6f为本技术实施例提供的又一种第一间孔阵列的排布方式的示意图；
59.图6g为本技术实施例提供的又一种第一间孔阵列的排布方式的示意图；
60.图6h为本技术实施例提供的又一种第一间孔阵列的排布方式的示意图；
61.图7为本技术实施例提供的晶体管柱阵列的形成方法的流程示意图。
62.附图标记说明：
63.200：基底，210：浅槽隔离区，220：有源区，230：晶体管柱，231：第一端，232：第二端，233：栅极氧化层，234：栅极，2341：第一子栅极，2342：第二子栅极，235：绝缘隔离层，240：第一接触插塞，250：第二接触插塞；260：位线；
64.300：电容器阵列，311：第一牺牲层，312：第一支撑层；313：第二牺牲层，314：第二支撑层；320：电容孔，330：第一电极层；340：填充层，350：第一间隙孔；360：第二间隙孔；370：介质层；380：第二电极层。
具体实施方式
65.以下结合说明书附图及具体实施例对本技术的技术方案做进一步的详细阐述。
66.在本技术的描述中，需要理解的是，术语“长度”、“宽度”、“深度”、“上”、“下”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。
67.主流存储器的晶体管包括平面晶体管(planar transistor)和填埋式沟道晶体管(buried channel array transistor，bcat)，然而不论是平面晶体管还是填埋式沟道晶体管，其结构上，源极和漏极均位于栅极的水平两侧。
68.图1a为本技术实施例提供的采用平面晶体管形成的dram存储单元的结构示意图，图1b为本技术实施例提供的采用填埋式沟道晶体管形成的dram存储单元的结构示意图。如图1a和1b所示，dram存储单元中的晶体管的源极(或漏极)101和漏极(或源极)103分别位于栅极102的水平两侧。如此，在水平面上源极和漏极分别占用了不同的位置，使得不论是平面晶体管还是填埋式沟道晶体管的水平面积都较大，只能实施6f2结构(f为特征尺寸)的单元布局。
69.随着电子产品的集成度越来越高，对动态随机存储器的存储密度要求越来越高。dram中晶体管从平面式、填埋式发展出垂直沟道晶体管。图2为本技术实施例提供的采用垂直沟道晶体管形成的dram存储单元的结构示意。如图2所示，垂直沟道晶体管的源极(或漏极)101和漏极(或源极)103分别位于栅极102的上下两侧。如此，在水平面上，源极和漏极共同占用一个位置，能够实现4f2结构的单元布局，极大地提高了存储密度。但是，如图2所示，随着单个存储单元的面积减小，电容器的径向尺寸也随之缩小，为了保证电容器的电容值符合要求，电容器越来越高，导致制程中电容器发生歪斜的风险不断变大。
70.鉴于此，本技术实施例提供了一种存储器的形成方法，以提高电容器的支撑性，降低电容器发生歪斜的几率。图3为本技术实施例提供的存储器的形成方法的流程示意图。如
图3所示，本技术实施例提供的存储器的形成方法包括以下步骤：
71.s100：提供基底；其中，基底表面形成有晶体管柱阵列，晶体管柱阵列包括沿垂直于基底表面方向呈阵列排布的多个晶体管柱；
72.s200：形成覆盖晶体管柱阵列的堆叠结构；其中，堆叠结构包括沿远离基底方向依次层叠的第一牺牲层和第一支撑层；
73.s300：形成贯穿堆叠结构的电容孔阵列；其中，电容孔阵列包括呈阵列排布的多个电容孔，多个电容孔与多个晶体管柱一一对应设置，且电容孔暴露晶体管柱；
74.s400：在电容孔的内壁依次形成第一电极层和填充层；其中，第一电极层电连接晶体管柱；
75.s500：形成贯穿第一支撑层的第一间隙孔阵列；其中，第一间隙孔阵列包括呈阵列排布的多个第一间隙孔，且每个第一间隙孔位于彼此相邻的四个第一电极层之间；
76.s600：通过第一间隙孔阵列去除第一牺牲层，暴露第一电极层；
77.s700：依次形成覆盖第一电极层的介质层和第二电极层，以形成电容器阵列。
78.下面请参照图4，图5a至5i对本技术实施例提供的存储器的形成方法进行详细说明。图4为本技术实施例提供的采用垂直沟道晶体管形成dram存储阵列的结构示意图。图5a-5i为采用本技术实施例提供的电容器阵列的形成方法得到的电容器的局部结构示意图。
79.步骤s100中，如图4所示，基底200包括晶圆，晶圆包括相对设置的第一面和第二面，其中，第一面和第二面垂直于晶圆的厚度方向。这里，定义晶圆的厚度方向为z方向。也即，第一面和第二面均垂直于z方向。
80.晶圆中形成有晶体管柱阵列，晶体管柱阵列包括等间距的多个晶体管柱行和等间距的多个晶体管柱列。晶体管柱行和晶体管柱列分别包括沿垂直于晶圆第一面方向设置的多个晶体管柱230。
81.这里，定义晶体管柱行沿第一方向延伸，晶体管柱列沿第二方向延伸。第一方向和第二方向均平行于晶圆的第一面，且第一方向和第二方向相互垂直。进一步地，定义第一方向为x方向，第二方向为y方向。
82.在一些实施例中，相邻晶体管柱行之间的行间距，与相邻晶体管柱列之间的列间距不相等，使得晶体管柱阵列包括呈矩形阵列排布的多个晶体管柱230。在一些实施例中，相邻晶体管柱行之间的行间距，与相邻晶体管柱列之间的列间距相等，使得晶体管柱阵列包括呈正方形阵列排布的多个晶体管柱230。对于这两种晶体管柱阵列，本技术提供的存储器的形成方法均适用。
83.进一步参见图4，每个晶体管柱230包括在其厚度方向(z方向)上相对设置的第一端231和第二端232。其中，第一端231位于晶圆的第一面。第一端231和第二端232其中之一形成源极，另一形成漏极。源极和漏极之间的晶体管柱230构成晶体管的沟道区，晶体管柱230的一侧壁上依次形成有栅极氧化层233和栅极234，从而构成一个存储单元中的晶体管。
84.步骤s200中，如图5a所示，形成覆盖晶体管柱阵列的堆叠结构，堆叠结构包括沿远离基底方向依次层叠的第一牺牲层311和第一支撑层312。
85.第一牺牲层311的材料包括但不限于磷硅玻璃(psg)、硼磷硅玻璃(bpsg)、或其它硅氧化物中的任意一种。第一支撑层312的材料包括但不限于氮化硅、氮碳化硅、氮氧化硅
或氮硼化硅等氮化物。
86.在一些实施例中，可以通过物理气相沉积(physical vapor deposition，pvd)、化学气相沉积(chemical vapor deposition，cvd)或者原子层沉积工艺(atomic layer deposition，ald)的方式，在基底上依次形成第一牺牲层311和第一支撑层312。
87.在一些实施例中，堆叠结构还包括位于基底200和第一牺牲层311之间的第二牺牲层313和第二支撑层314，第二牺牲层313位于第二支撑层314和基底200之间。在后续去除第二牺牲层313，以及形成介质层370和第二电极层380等其他工艺中，第二支撑层314能够与第一支撑层312共同支撑第一电极层330，提高对第一电极层330的支撑性，降低第一电极层330发生歪斜的几率。
88.第二牺牲层313的材料包括但不限于磷硅玻璃、硼磷硅玻璃、或其它硅氧化物中的任意一种。第二支撑层314的材料包括但不限于氮化硅、氮碳化硅、氮氧化硅或氮硼化硅等氮化物。这里，第二牺牲层313的材料可以与第一牺牲层311相同，第二支撑层314的材料可以与第一支撑层312的材料相同。如此，可以采用与刻蚀第一支撑层312相同的工艺刻蚀第二支撑层314，采用与去除第一牺牲层311相同的工艺去除第二牺牲层313，以简化工艺，缩短工艺周期。
89.需要说明的是，在其他一些实施例中，堆叠结构可以包括多个由牺牲层和支撑层构成的层组，比如，还包括位于第二牺牲层313下的第三支撑层和第三牺牲层。设置多个层组，能够提供多个支撑层，从而提高对第一电极层330的支撑，但层组也不宜设置过多。
90.步骤s300中，如图5b所示，形成贯穿堆叠结构的多个电容孔320，多个电容孔320与多个晶体管柱一一对应设置，且电容孔320暴露晶体管柱。
91.如图5c所示，对应于晶体管柱阵列，电容孔阵列也包括等间距的多个电容孔行和等间距的多个电容孔列。电容孔行沿第一方向(x方向)延伸，电容孔列沿第二方向(y方向)延伸。在一些实施例中，相邻电容孔行之间的行间距，等于相邻电容孔列之间的列间距，电容孔阵列包括呈正方形阵列排布的多个电容孔320。
92.在一些实施例中，可以通过常温等离子体干法刻蚀工艺、或者低温等离子体干法刻蚀工艺等形成电容孔320。干法刻蚀可以采用三氟化氮(nf3)和四氟化碳(cf4)等气体作为刻蚀剂来形成电容孔320。
93.步骤s400中，如图5d所示，在电容孔320的内壁沿电容孔320的径向依次沉积第一电极层330和填充层340。
94.如图5e所示，对应于电容孔阵列，在电容孔320的内壁沉积第一电极层330和填充层340后，形成了第一电极层阵列。第一电极层阵列也包括等间距的多个第一电极层行和等间距的多个第一电极层列。第一电极层行沿第一方向(x方向)延伸，第一电极孔列沿第二方向(y方向)延伸。
95.在一些实施例中，可以通过物理气相沉积、化学气相沉积或者原子层沉积工艺形成第一电极层330。第一电极层330的材料包括但不限于金属氮化物或金属硅化物，例如，氮化钛。这里，第一电极层330的顶部与第一支撑层312的顶部齐平。
96.在一些实施例中，可以通过物理气相沉积、化学气相沉积或者原子层沉积工艺形成填充层340。填充层340的材料包括但不限于氧化硅。
97.步骤s500和步骤s600中，如图5f所示，形成贯穿第一支撑层312的多个第一间隙孔
350，并通过多个第一间隙孔350去除第一牺牲层311，暴露出第一电极层330。
98.在一些实施例中，在形成第一间隙孔350之前，先沉积覆盖第一支撑层312、第一电极层330和填充层340上表面的掩膜层(图中未示出)，然后图形化掩膜层，再基于图形化的掩膜层，采用干法刻蚀工艺或湿法刻蚀工艺去除部分第一支撑层312，形成多个第一间隙孔350。
99.可以理解的是，第一间隙孔350的尺寸、数量和排布方式，影响第一牺牲层311的去除速度、剩余第一支撑层312对第一电极层330的支撑性，以及掩膜层的曝光难度等。
100.例如，第一间隙孔350的尺寸较大、数量较多，较容易完全去除第一牺牲层311，但是导致在形成第一间隙孔之后剩余的第一支撑层312的面积较小，对第一电极层330的支撑效果较差，降低了对于第一电极层330的支撑效果。还如，第一间隙孔350之间的间距太小，图形化掩膜层工艺中曝光难度大。
101.还如，多个第一间隙孔350的总面积较小，去除第一牺牲层311的速率较慢，影响生产进度。
102.鉴于此，参照图5g，本技术实施例中，设置每个第一间隙孔350位于彼此相邻的四个第一电极层330之间，多个第一间隙孔350呈阵列排布，形成了第一间隙孔阵列。本技术中，首先，设置第一间隙孔350位于彼此相邻的四个第一电极层330之间，限制了第一间隙孔350的尺寸，其次，设置多个第一间隙孔350呈阵列排布，规范了第一间隙孔350的排布方式，使多个第一间隙孔350均匀地布设在第一支撑层312上，从而使形成第一间隙孔阵列的剩余第一支撑层312能够更加均匀、平衡地支撑第一电极层330，降低第一电极层330发生歪斜的几率，保证最终形成的电容器具有良好的性能。
103.本技术提出以彼此相邻的四个第一电极层330之间形成一个第一间隙孔350为单位，形成第一间隙孔阵列的方案，能更规范地设计多个第一间隙孔350的排布方式，计算和调整多个第一间隙孔350的总面积，缩短设计周期，并获得更优的开口方案。
104.在一些实施例中，设置电容孔阵列包括第一预设数量的电容孔320，第一间隙孔阵列包括第二预设数量的第一间隙孔350，其中，第二预设数量和第一预设数量的比值在25％至50％之间。这样，在保证能够较为快速的完全去除第一牺牲层311的同时，保证剩余的第一支撑层312能较好的支撑第一电极层330，获得较优的二者之间的折中关系。
105.可以理解的是，25％至50％是本技术提供的第二预设数量和第一预设量的比值的较优范围，并不表示第二预设数量和第一预设数量的比值必须在25％至50％之间。例如，在第一电极层的高度较高，对支撑效果要求较高的情况下，可设置第二预设数量和第一预设数量的比值小于25％，通过适当延长第一牺牲层的去除时间，来换取对第一电极层较好的支撑。还如，为提高生产效率，可设置第二预设数量和第一预设数量的比值大于50％，通过适当牺牲剩余第一支撑层对第一电极层的支撑效果，来换取较高的生产效率。
106.在一些实施例中，第一间隙孔350暴露出相邻的四个第一电极层330的侧壁，这样能够增加第一电极层330的表面积，从而总体提升电容器的容量，提高电容器的性能。同时，为了提高第一电极层330的支撑性，至多三个第一间隙孔350位于同一电极层的周围，以使每一电极层的外壁至少部分与第一支撑层312相接触，从而在第一支撑层312支撑下，降低第一电极层330发生歪斜的几率。
107.在一些实施例中，可以通过湿法刻蚀工艺等去除第一牺牲层311。湿法刻蚀工艺具
有各项同性，这样能够通过第一间隙孔阵列去除全部的第一牺牲层311。这里，需要说明的是，第一牺牲层311、第一支撑层312和第一电极层330具有较大的刻蚀选择比，因此，在去除第一牺牲层311时，对第一支撑层312和第一电极层330造成破坏的程度很小或者不会造成破坏。
108.在一些实施例中，如图5h所示，在去除第一牺牲层311之后，形成贯穿第二支撑层314的多个第二间隙孔360，每个第二间隙孔360位于彼此相邻的四个第一电极层330之间，多个第二间隙孔360呈阵列排布，形成了第二间隙孔阵列。
109.这里，可以理解的是，第二间隙孔360是通过第一间隙孔350形成的，因此，可以在每个第一间隙孔350下形成第二间隙孔360，形成与多个第一间隙孔350一一对应的第二间隙孔360，使得第二间隙孔阵列和第一间隙孔阵列相同。也可以仅在部分第一间隙孔350下形成第二间隙孔360，使得第二间隙孔阵列不同于第一间隙孔阵列。
110.在一些实施例中，可以采用常温等离子体干法刻蚀工艺或低温等离子体干法刻蚀工艺，通过第一间隙孔350，去除部分第二支撑层314，形成第二间隙孔360。
111.在形成第二间隙孔阵列后，通过第二间隙孔阵列，采用湿法刻蚀工艺去除第二牺牲层313，暴露出全部的第一电极层330以及剩余的基底200表面。
112.在暴露出全部第一电极层330之后，执行步骤s500，形成覆盖第一电极层330的介质层370，在形成覆盖介质层370的第二电极层380。多个第一电极层330、介质层370和第二电极层380形成了电容器阵列300。
113.在一些实施例中，如图5i所示，形成覆盖第一电极层330、剩余的第一支撑层312、剩余的第二支撑层314、暴露的填充层340的表面，以及剩余的基底200表面的介质层370，然后形成覆盖介质层370的第二电极层380。
114.在一些实施例中，可以通过物理气相沉积、化学气相沉积或者原子层沉积工艺的方式形成介质层370和第二电极层380。
115.在一些实施例中，介质层370的材料可以包括以下至少之一：氧化锆、氧化铪、氧化钛锆、氧化钌、氧化锑和氧化铝。第二电极层380的材料可以包括以下至少之一：金属氮化物和金属硅化物。
116.本技术实施例，通过第一间隙孔阵列能够较快地去除第一牺牲层，同时保证形成第一间隙孔阵列的剩余第一支撑层能够较好地支撑第一电极层阵列，降低第一电极层发生歪斜的几率，减少对第一电极层与晶体管柱电连接的影响，保证存储器具有良好的存储性能。
117.为获得更好的电容器支撑效果，本技术进一步提供了多种第一间隙孔阵列的排布方式。下面结合图6a至6h进一步说明本技术实施例提供的第一间隙孔阵列的排布方式。
118.在一些实施例中，参见图6a，每个第一间隙孔350暴露相邻的四个第一电极层330的部分外侧壁，第一间隙孔阵列包括等间距的多个第一间隙孔行和等间距的多个第一间隙孔列，第一间隙孔行沿第一方向(x方向)延伸，第一间隙孔列和第一间隙孔行相互垂直。进一步地，每四个电容孔320对应一个第一间隙孔350，相当于第一间隙阵列中第一间隙孔350的第二预设数量，与电容孔阵列中电容孔320的第一预设数量的比值为25％。这样设置使得剩余的第一支撑层312对第一电极层330阵列的支撑好，并且掩膜层图案化工艺中曝光难度小。
119.在一些实施例中，第一间隙孔阵列包括等间距的多个第一间隙孔行和等间距的多个第一间隙孔列，第一间隙孔行沿第一方向(x方向)延伸，第一间隙孔列和第一间隙孔行呈第一预设夹角设置，第一预设夹角小于90
°
。示例地，参见图6b，第一间隙列和第一间隙孔行呈45
°
夹角设置，这样，提高了第二预设数量，使得第二预设数量和第一预设数量的比值为50％，使得通过第一间隙孔阵列去除第一牺牲层难度减小，能较快的去除第一牺牲层。
120.在一些实施例中，第一间隙孔阵列包括等间距的多个组合孔行和等间距的多个组合孔列，组合孔行和组合孔列相互垂直，或者，组合孔行和组合孔列呈第三预设夹角设置，第三预设夹角小于90
°
；其中，组合孔行和组合孔列分别包括多个组合孔，每一组合孔包括相互连通的多个第一间隙孔350。这里，第一间隙孔350的数量可设置为两至四个。
121.参照图6c，沿第一方向(x方向)并列设置的两个第一间隙孔350相互连通形成一个组合孔，组合孔行沿第一方向(x方向)延伸，组合孔列和组合孔行的第三预设夹角约为63
°
。进一步地，每六个电容孔320对应两个第一间隙孔350，相当于第二预设数量和第一预设数量的比值为33.3％。这样设置使得通过第一间隙孔阵列去除第一牺牲层难度较小，能较快的去除第一牺牲层，同时保证剩余的第一支撑层对312对第一电极层330阵列的支撑好，并且掩膜层图案化工艺中曝光难度小。
122.参照图6d，沿第二方向(y方向)并列设置的两个第一间隙孔350相互连通形成一个组合孔，组合孔行沿第一方向(x方向)延伸，组合孔列和组合孔行的第三预设夹角约为26
°
。进一步地，每六个电容孔320对应两个第一间隙孔350，相当于第二预设数量和第一预设数量的比值为33.3％。这样设置使得通过第一间隙孔阵列去除第一牺牲层难度较小，能较快的去除第一牺牲层，同时保证剩余的第一支撑层对312对第一电极层330阵列的支撑好，并且掩膜层图案化工艺中曝光难度小。
123.参照图6e，沿第一方向(x方向)并列设置的三个第一间隙孔350相互连通形成一个组合孔，组合孔行沿第一方向(x方向)延伸，组合孔列和组合孔行相互垂直。进一步地，每八个电容孔320对应三个第一间隙孔350，相当于第二预设数量和第一预设数量的比值为37.5％。这样设置使得通过第一间隙孔阵列去除第一牺牲层难度更小，能较快去除第一牺牲层。
124.参照图6f，呈十字型设置的五个第一间隙孔350相互连通形成组合孔，组合孔行沿第一方向(x方向)延伸，组合孔列和组合孔行的第三预设夹角约为45
°
。进一步地，每八个电容孔320对应五个第一间隙孔350，相当于第二预设数量和第一预设数量的比值为62.5％。这样设置使得通过第一间隙孔阵列去除第一牺牲层难度更小，能更快的去除第一牺牲层。
125.在一些实施例中，间隙孔阵列包括等间距的多个组合单元行和等间距的多个组合单元列，组合单元行和组合单元列分别包括多个组合单元，每一组合单元包括呈第二预设夹角设置的第一组合孔和第二组合孔，第一组合孔和第二组合孔分别包括相互连通的多个第一间隙孔350，且第一组合孔和第二组合孔互不连通。
126.具体地，参照图6g，呈l型设置的三个第一间隙孔350相互连通形成第一组合孔，第二组合孔与第一组合孔呈旋转对称设置。第一组合孔和第二组合孔构成一个组合单元。多个组合单元构成组合单元行和组合单元列，其中，组合单元行沿第一方向(x方向)延伸。组合单元列和组合单元行可以相互垂直，或组合单元列和组合单元行呈第四预设夹角设置(图中未示出组合单元列)。进一步地，每五个电容孔320对应两个第一间隙孔350，相当于第
二预设数量和第一预设数量的比值为40％。这样设置使得通过第一间隙孔阵列去除第一牺牲层难度更小，能较快的去除第一牺牲层。
127.需要说明的是，本技术图6a至图6g所示的实施例中，每一个第一电极层330的周围至少有一个第一间隙孔350。然而，在其它实施例中，也可以使部分第一电极层330的周围不设置第一间隙孔350。例如，在图6h中，相比于图6a，沿第一间隙孔行，去除偶数位置的第一间隙孔350，仅保留奇数位置的第一间隙孔350，使得部分第一电极层330的周围没有第一间隙孔350，并使得第二预设数量和所述第一预设数量的比值为18.75％，如此，进一步提高了对第一电极层330的支撑性。
128.本技术上述实施例仅列举出本技术的部分第一间隙孔阵列的排布方式，未穷尽所有的第一间隙孔阵列的排布方式。凡是满足多个第一间隙孔均匀排列的第一间隙孔阵列都在本技术的保护范围内。
129.此外，在本技术的一些实施例中，还提供了在基底200中形成晶体管柱阵列的方法。图7为本技术实施例提供的晶体管柱阵列形成方法的流程示意图。参见图7，本技术实施例提供的晶体管柱阵列的形成方法包括以下步骤：
130.s101：提供晶圆；
131.s102：从晶圆的第一面对晶圆进行部分刻蚀，形成网格状刻蚀沟槽和晶体管柱阵列；其中，晶体管柱阵列包括呈阵列排布的多个晶体管柱，每个晶体管柱对应位于网格状沟槽的每一格点处，晶体管柱的第一预设厚度小于晶圆的初始厚度；第一面垂直于晶圆的厚度方向；
132.s103：在网格状刻蚀沟槽中沉积绝缘材料，形成包围每一晶体管柱的绝缘层；
133.s104：刻蚀绝缘层，以显露每一晶体管柱的一侧壁；
134.s105：在每一晶体管柱显露的侧壁上依次形成栅极氧化层和栅极；
135.s106：在晶体管柱的第一端或第二端其中之一形成源极，另一形成漏极；其中，第一端和第二端分别为晶体管柱在晶圆厚度方向上相对的两端，且第一端位于晶圆的第一面，源极与漏极之间的晶体管柱构成晶体管的沟道区。
136.步骤s101中，晶圆的组成材料可包括：硅、锗等半导体材料。
137.步骤s102中，晶体管柱阵列可以是如上所述的任意一种晶体管柱阵列，如包括呈矩形阵列排布的多个晶体管柱，或包括呈正方形阵列排布的多个晶体管柱。
138.参见图4，每一晶体管柱230在晶圆厚度方向(z方向)上具有第一预设厚度a，第一预设厚度a小于晶圆的初始厚度。
139.本步骤中，可以采用等离子体干法刻蚀工艺或者反应离子刻蚀工艺对晶圆进行刻蚀。值得注意的是，本技术实施例中，对晶圆的刻蚀是在晶圆的厚度方向(z方向)上进行的部分刻蚀，刻蚀过程不会将晶圆刻穿。
140.步骤s103中，绝缘材料包括但不限于氧化硅。
141.步骤s104中，参见图4，晶体管柱230包括沿第一方向(x方向)相对设置的第一侧壁和第二侧壁。刻蚀绝缘层，以显露出每一晶体管柱230的第一侧壁。
142.示例地，在晶圆的第一面，以第一侧壁的上边缘为刻蚀起点，对绝缘层进行部分刻蚀处理，去除在第一方向(x方向)具有第一预设尺寸，且在晶圆厚度方向(z方向)上具有第二预设厚度的绝缘层，形成多个沿第一方向(x方向)并列排布的第一刻蚀凹槽。其中，每个
第一刻蚀凹槽对应显露沿第二方向(y方向)并列排布的多个晶体管柱230的第一侧壁。
143.在一些实施例中，第一刻蚀凹槽对应显露出刻蚀沟槽的底壁以及相邻的晶体管柱230的第二侧壁。也即第一刻蚀凹槽显露出了位于相邻的晶体管柱230之间的刻蚀沟槽。
144.步骤s105中，在一些实施例中，通过原位氧化的方式或者沉积的方式，在晶体管柱230的第一侧壁上形成栅极氧化层233；在形成有栅极氧化层233的第一刻蚀凹槽中沉积导电材料，形成导电层；沿晶圆的厚度方向(z方向)上，对导电层进行刻蚀处理，去除部分厚度导电层，形成栅极234(也就是字线)。
145.在一些实施例中，在晶体管柱230的第一侧壁、相邻的晶体管柱230之间的刻蚀沟槽的底壁和相邻的晶体管柱230的第二侧壁上形成栅极氧化层233，并在栅极氧化层233内形成栅极234。
146.栅极氧化层233的材料包括但不限于氧化物，例如氧化铪、氧化硅。栅极234的材料包括但不限于多晶硅和金属，金属包括钨、铜、钴等。
147.在一些实施例中，栅极234包括位于第一刻蚀凹槽底部的第一子栅极2341和位于第一子栅极2341上的第二子栅极2342，第一子栅极2341和第二子栅极2342的材料不同。可选地，第一子栅极2341的材料包括多晶硅，第二子栅极2342的材料包括金属，例如钨。
148.在一些实施例中，在形成栅极234之后，该形成方法还包括：对晶体管柱230的第二侧壁进行部分刻蚀处理，形成第二刻蚀凹槽；填充第二刻蚀凹槽形成绝缘隔离层235。
149.示例地，在晶体管柱230的上表面靠近第二侧壁处，去除在第一方向(x方向)具有第二预设尺寸、且在晶圆厚度方向(z方向)上具有第三预设厚度b的部分晶体管柱230，以在晶体管柱230的第二侧壁与相邻的晶体管柱230的栅极234之间第二刻蚀凹槽，第二刻蚀凹槽平行于第二方向(y方向)设置。其中，第三预设厚度b可以与第一预设厚度a相等，或第三预设厚度b小于第一预设厚度a。
150.设置绝缘隔离层235用于增加栅极234与相邻的晶体管柱230的第二侧壁之间的距离，使得向栅极234施加电压时，相邻的晶体管柱230的沟道区不会产生载流子聚集，也即在晶体管柱230中形成单边沟道结构。图4中虚线框c所包括的结构为一具有单边沟道结构的晶体管。
151.绝缘隔离层235的材料包括但不限于氧化物，绝缘隔离层235与栅极氧化层233的材料可以相同，也可以不同。
152.步骤s106中，对晶体管柱230的第一端231和第二端232进行离子注入，分别形成源极和漏极。源极和漏极之间的晶体管柱230构成晶体管柱230的沟道区。
153.在一些实施例中，基底200还包括第一接触插塞阵列，以增大晶体管柱230和第一电极层330的接触面积，提高电连接可靠性。对应地，存储器的形成方法还包括：
154.在形成晶体管柱230阵列之后，在晶圆的第一面形成第一接触插塞阵列；其中，第一接触插塞阵列包括呈阵列排布的多个第一接触插塞240，每个第一接触插塞240位于晶体管柱230的第一端231和第一电极层330之间，且电连接晶体管柱230的第一端231和第一电极层330。
155.在一些实施例中，基底200还包括位线260。存储器的形成方法还包括：
156.减薄晶圆的第二面至暴露绝缘层；
157.在减薄后的晶圆的第二面形成多个位线260，位线260平行于晶圆的第二面，且与
栅极234的延伸方向垂直，也即位线260沿第一方向(x方向)延伸，且每个位线260连接沿第一方向(x方向)延伸的多个晶体管柱230。
158.需要说明的是，在减薄晶圆的第二面时，可以现在晶圆的第一面键合保护结构，然后将晶圆翻过来，将晶圆的第二面朝上，进行减薄。保护结构包括保护晶圆。
159.在一些实施例中，基底200还包括第二接触插塞阵列。存储器的形成方法还包括：
160.在形成晶体管柱阵列之后，在晶圆的第二面形成第二接触插塞阵列；其中，第二接触插塞阵列包括呈阵列排布的多个第二接触插塞250，每个第二接触插塞250位于晶体管柱230的第二端232和位线260之间，且电连接晶体管柱230的第二端232和位线260。
161.需要说明的是，本技术对形成晶圆管柱阵列的具体方式不做限制，除上述晶圆管柱阵列的形成方法外，还包括现有技术中可获取的其他形成晶体管柱阵列的方式。
162.基于上述存储器的形成方法，本技术实施例提供了一种存储器，该存储器至少包括基底200、第一支撑层312和电容器阵列300，其中：
163.基底200包括晶圆，晶圆中设有晶体管柱阵列，晶体管柱阵列包括沿垂直于晶圆的第一面呈阵列排布的多个晶体管柱230，第一面垂直于晶圆的厚度方向(z方向)；
164.第一支撑层312平行于晶圆的第一面设置于晶圆之上，第一支撑层312包括平行于晶圆的第一面设置的平面，以及与平面相垂直的侧面；
165.电容器阵列300包括第一电极层阵列、介质层370和第二电极层380，第一电极层阵列包括贯穿第一支撑层312的多个第一电极层330，多个第一电极层330与晶体管柱230一一对应设置，且第一电极层330与晶体管柱230电性连接；介质层370包括覆盖第一电极层330表面和第一支撑层312的平面的第一部分，以及覆盖第一支撑层312的侧面的多个第二部分，每个第二部分位于相邻的四个第一电极层330之间，且多个第二部分呈阵列排布；第二电极层380覆盖介质层370的表面。
166.在一些实施例中，存储器还包括第二支撑层314，第二支撑层314平行于晶圆的第一面设置在晶圆和第一支撑层312之间，其中，介质层370的第一部分覆盖第二支撑层314的平面，介质层370的第二部分覆盖第二支撑层314的侧面。
167.在一些实施例中，晶圆的第一面被划分为浅槽隔离区210和有源区220，浅槽隔离区210和有源区220沿第二方向(y方向)交替设置，每个浅槽隔离区210和每个有源区220均沿第一方向(x方向)延伸，其中，浅槽隔离区210填充有绝缘材料，形成绝缘层；晶体管柱阵列位于有源区220。
168.在一些实施例中，晶体管柱230包括沿晶圆的厚度方向(z方向)相对设置的第一端231和第二端232，其中，第一端231位于晶圆的第一面。晶体管柱230的第一端231和第二端232其中之一形成源极，其中之另一形成漏极。第一端231和第二端232之间的晶体管柱230形成晶体管的沟道区。电容器的第一电极层330电连接晶体管柱230的第一端231。
169.晶体管柱230包括相对设置的第一侧壁和第二侧壁，第一侧壁和第二侧壁均垂直于浅槽隔离区210的延伸方向，即垂直于第一方向(x方向)。晶体管柱230的第一侧壁上设有栅极氧化层233和栅极234。所述栅极234、栅极氧化层233、源极和漏极形成晶体管。
170.在一些实施例中，栅极234和相邻晶体管柱230的第二侧壁之间设有绝缘隔离层235，以形成具有单边沟道的晶体管。
171.在一些实施例中，基底200还包括第一接触插塞阵列，第一接触插塞阵列包括呈阵
列排布的多个第一接触插塞240。每个第一接触插塞240位于晶体管柱230和第一电极层330之间，且电连接晶体管柱230和第一电极层330。
172.在一些实施例中，基底200还包括多个位线260，位线260平行于晶圆的第二面，且与栅极234的延伸方向垂直，也即位线260沿第一方向(x方向)延伸。此外，每个位线260连接沿第一方向(x方向)延伸的多个晶体管柱230。
173.在一些实施例中，基底200还包括第二接触插塞阵列，第二接触插塞阵列包括呈阵列排布的多个第二接触插塞250。每个第二接触插塞250位于晶体管柱230和位线260之间，且电连接晶体管柱230和位线260。
174.本技术的具体实施方式，但本技术的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本技术揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本技术的保护范围之内。因此，本技术的保护范围应以所述权利要求的保护范围为准。