扇出型封装器件的制作方法

1.本技术涉及芯片封装技术领域，特别是涉及一种扇出型封装器件。


背景技术：

2.传统的扇出型封装方法在对芯片进行塑封后，由于封装结构内的塑封料因收缩产生形变，容易造成芯片在封装结构内产生偏移，减少了芯片的使用寿命。


技术实现要素：

3.本技术主要解决的技术问题是提供一种扇出型封装器件，能够降低扇出型封装器件中芯片翘曲的概率。
4.为解决上述技术问题，本技术采用的一个技术方案是：提供一种扇出型封装器件，包括：第一芯片；多个阻挡件，围设在所述第一芯片的外围；多个导电柱，围设在所述多个阻挡件的外围；其中，所述导电柱的高度大于所述阻挡件的高度；塑封层，至少覆盖所述第一芯片、所述阻挡件和所述导电柱的侧面外围，所述第一芯片、所述阻挡件和所述导电柱通过所述塑封层形成整体结构。
5.其中，所述阻挡件具有导电性能，且所述阻挡件和所述导电柱由同种材料形成。
6.其中，多个阻挡件相互连接以形成环形结构。
7.其中，所述扇出型封装器件还包括：绝缘胶，至少覆盖所述阻挡件的至少部分侧面，所述塑封层覆盖所述绝缘胶。
8.其中，所述第一芯片包括相背设置的第一功能面和第一非功能面，所述导电柱、所述阻挡件和所述塑封层与所述第一非功能面齐平设置，所述第一功能面位于所述塑封层内；所述扇出型封装器件还包括：至少一个第二芯片，包括相背设置的第二功能面和第二非功能面；所述第二功能面朝向所述第一功能面，所述第二功能面横跨所述第一功能面的至少部分、以及与所述第一功能面的至少部分邻近的至少部分所述阻挡件，且所述第二功能面上的焊盘与对应位置处的所述第一功能面上的焊盘和所述阻挡件电连接；底填胶，至少覆盖所述第二芯片的第二功能面和所述载板之间的间隙以及所述阻挡件。
9.其中，所述塑封层背离所述第一功能面一侧与所述第二非功能面和所述导电柱齐平。
10.其中，所述第一芯片包括相背设置的第一功能面和第一非功能面，所述导电柱、所述阻挡件和所述塑封层与所述第一功能面齐平设置，所述第一非功能面位于所述塑封层内。
11.其中，所述扇出型器件还包括：第一再布线层，位于所述塑封层邻近所述第一功能面一侧表面；其中，所述第一再布线层至少与所述第一芯片和所述导电柱的一端电连接；第二再布线层，位于所述塑封层邻近所述第一非功能面一侧表面；其中，所述第二再布线层与所述导电柱的另一端电连接。
12.其中，所述扇出型封装器件还包括：第一电连接体，位于所述第一再布线层背离所
述塑封层一侧，且与所述第一再布线层电连接；第二电连接体，位于所述第二再布线层背离所述塑封层一侧，且与所述第二再布线层电连接。
13.其中，所诉塑封层的高度与所述导电柱的高度相同，所述导电柱长度方向上的两端从所述塑封层中露出。
14.本技术的有益效果是：区别于现有技术的情况，本技术所提出的扇出型封装器件中，第一芯片的外围设置有多个阻挡件，该阻挡件有助于限制塑封层中塑封料的移动，以降低塑封料因收缩产生的形变量，降低芯片翘曲的概率。此外，导电柱可以实现三维垂直互联结构，有利于降低扇出型封装器件的高度，不同高度的阻挡件和导电柱设计也可以有效节省材料成本。
附图说明
15.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
16.图1是本技术扇出型封装器件一实施方式的结构示意图；
17.图2是本技术扇出型封装器件另一实施方式的结构示意图；
18.图3是本技术扇出型封装器件的制备方法一实施方式的流程示意图；
19.图4是图3中步骤s101-s105对应一实施方式的结构示意图；
20.图5是步骤s105之后对应一实施方式的流程示意图；
21.图6是图5中步骤s201-s202对应一实施方式的结构示意图。
具体实施方式
22.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
23.请参阅图1，图1是本技术所提出的扇出型封装器件一实施方式的结构示意图，本技术所提供的扇出型封装器件包括：第一芯片100、多个阻挡件20、多个导电柱30和塑封层50。
24.具体而言，第一芯片100，包括相背设置的第一功能面101和第一非功能面102，第一功能面101上设置有多个第一焊盘103。在本实施例中，第一芯片100的数量可以为多个，且芯片类型可以相同也可以不同。
25.多个阻挡件20，围设在第一芯片100的外围。如图1中所示，多个阻挡件20可以间隔设置。当然，在其他实施例中，多个阻挡件20也可相互连接以形成环形结构。即此时多个阻挡件20相当于形成一个圆环或其他环形结构环绕设置在第一芯片100的侧面外围。该阻挡件20有助于限制塑封层50中塑封料的移动，以降低塑封料因收缩产生的形变量，降低芯片翘曲的概率。此外，阻挡件20具有导电性，其材质可以为钛、钽、铬、钨、铜、铝、镍、金等中的一种或几种，优选为钛或铜。该设计方式可以使得阻挡件20能够与导电柱30同时制备形成，
以降低工艺制备难度。
26.多个导电柱30，围设在多个阻挡件20的外围，导电柱30的高度大于阻挡件20的高度。该导电柱30可以实现三维垂直互联结构，有利于降低扇出型封装器件的高度，不同高度的阻挡件20和导电柱30的设计也可以有效节省材料成本。可选地，导电柱30的材质可以为钛、钽、铬、钨、铜、铝、镍、金等中的一种或几种，优选为钛或铜。当阻挡件20具有导电性时，导电柱30和阻挡件20可以由同种材料形成。
27.塑封层50，至少覆盖第一芯片100、阻挡件20和导电柱30的侧面外围，第一芯片100、阻挡件20和导电柱30通过塑封层50形成整体结构。导电柱30、阻挡件20和塑封层50与第一非功能面102齐平设置，第一功能面101位于塑封层50内。塑封层50的高度与导电柱30的高度相同，导电柱30长度方向上的两端从塑封层50中露出。塑封层50的材质可以为环氧树脂等，通过形成塑封层50可以对封装结构内的器件起到一定的固定保护作用。
28.在本技术所提供的扇出型封装器件中，第一芯片100的外围设置有多个阻挡件20，该阻挡件20有助于限制塑封层50中塑封料的移动，以降低塑封料因收缩产生的形变量，降低第一芯片100翘曲的概率。此外，导电柱30可以实现三维垂直互联结构，有利于降低扇出型封装器件的高度，不同高度的阻挡件20和导电柱30设计也可以有效节省材料成本。
29.在一个实施方式中，请继续参阅图1，本技术所提供的扇出型封装器件还包括绝缘胶40，绝缘胶40至少覆盖阻挡件20的至少部分侧面，塑封层50覆盖绝缘胶40，绝缘胶40可以对阻挡件20起到一定的限位和保护作用。可选地，绝缘胶40可以通过点胶方式形成，绝缘胶40的外表面可以为弧面。
30.在又一个实施方式中，请继续参阅图1，本技术所提供的扇出型器件还包括至少一个第二芯片200，包括相背设置的第二功能面201和第二非功能面202，第二功能面201上设置有多个第二焊盘203。第二功能面201朝向第一功能面101，第二功能面201横跨第一功能面101的至少部分、以及与第一功能面101的至少部分邻近的至少部分阻挡件20，且第二功能面201上的第二焊盘203与对应位置处的第一功能面101上的第一焊盘103和对应位置处的阻挡件20电连接。其中，可以通过在第二焊盘203与对应位置处的第一焊盘103之间设置导电凸点以助于第二焊盘203和第一焊盘103电连接。塑封层50可以对第二芯片200起到固定和保护作用；塑封层50背离第一功能面101一侧与第二非功能面202和导电柱30一端齐平，有助于减小扇出型封装器件的厚度，提高了散热效果。在本实施方式中第二芯片200的数量可以为1、2、3等，第二芯片200与第一芯片100可以进行信息交互，提高了扇出型器件的功能性。另外，至少在第二芯片200的第二功能面201和载板10之间设置有底填胶55，并且阻挡件20位于底填胶55内，以对第一芯片100、第二芯片200以及阻挡件20起到一定的固定和保护作用。具体地，在本应用方式中底填胶55的竖截面为梯形，可以提高扇出型器件的稳定性；在其他应用方式中，底填胶55的竖截面也可以为矩形等。可选地，底填胶55背离第一非功能面102一侧可以与第二芯片200的第二功能面201齐平，也可以高出第二芯片200的第二功能面201，本技术对此不作限定。另外，在其他实施例中，也可以不设置底填胶55。
31.在另一个实施方式中，请继续参阅图1，本技术所提供的扇出型器件还包括：
32.第一再布线层60，位于塑封层50邻近第一非功能面102一侧表面。第一再布线层60至少与第一芯片100和导电柱30的一端电连接。第一再布线层60包括介电层和图案化的金属层，并且第一再布线层60的层数可以为一层或多层。第一再布线层60可以与第一芯片100
和第二芯片200电连接，以便于其他器件通过第一再布线层60与第一芯片100和第二芯片200电连接。
33.第二再布线层70，位于塑封层50邻近第一功能面101一侧表面。第二再布线层70与导电柱30另一端电连接。第二再布线层70也包括介电层和图案化的金属层，并且第二再布线层70的层数可以为一层或多层。基于第一再布线层60和第二再布线层70通过导电柱30连接，则第二再布线层70也与第一芯片100和第二芯片200电连接，以助于扇出型器件相背的两个面都能实现与第一芯片100和第二芯片200的电连接。
34.在另一实施方式中，请继续参阅图1，本技术所提供的扇出型封装器件还包括：
35.第一电连接体80，位于第一再布线层60背离塑封层50一侧，且与第一再布线层60电连接。第二电连接体90，位于第二再布线层70背离塑封层50一侧，且与第二再布线层70电连接。其中，第一电连接体80和第一再布线层60之间、以及第二电连接体与第二再布线层70之间设置有多个焊球85。第一电连接体80和第二电连接体90的材质可以为钛、钽、铬、钨、铜、铝、镍、金等。第一电连接体80和第二电连接体90有助于扇出型器件与基板或其他器件的连接。
36.在上述实施例中，图1中的第一芯片100的第一功能面101位于塑封层50内，第一芯片100的第一非功能面102与塑封层50的一侧表面齐平。当然，在其他实施例中，第一芯片100的第一非功能面102也可位于塑封层50内，第一芯片100的第一功能面101与塑封层50的一侧表面齐平。具体请参阅图2，图2为本技术扇出型封装器件另一实施方式的结构示意图。本技术所提供的扇出型封装器件包括：
37.第一芯片100，包括相背设置的第一功能面101和第一非功能面102，第一功能面101上设置有多个第一焊盘103。在本实施例中，第一芯片100的数量可以为多个，且芯片类型可以相同也可以不同。
38.多个阻挡件20，围设在第一芯片100的外围，多个阻挡件20可以间隔设置。当然，在其他实施例中，多个阻挡件20也可以相互连接以形成环形结构，即此时多个阻挡件20相当于形成一个圆环或其他环形结构环绕设置在第一芯片100的侧面外围。该阻挡件20有助于限制塑封层50中塑封料的移动，以降低塑封料因收缩产生的形变，降低芯翘曲的概率。阻挡件20的一端与第一芯片100的第一功能面101一侧齐平。阻挡件20具有导电性，其材质可以为钛、钽、铬、钨、铜、铝、镍、金等中的一种或几种，优选为钛或铜。
39.多个导电柱30，围设在多个阻挡件20的外围，导电柱30的高度大于阻挡件20的高度。可选地，导电柱30的材质可以为钛、钽、铬、钨、铜、铝、镍、金等中的一种或几种，优选为钛或铜。当导电柱30具有导电性时，导电柱30和阻挡件20可以由同种材料形成。
40.塑封层50，至少覆盖第一芯片100、阻挡件20和导电柱30的侧面外围，第一芯片100、阻挡件20和导电柱30通过塑封层50形成整体结构。塑封层50的材质可以为环氧树脂等，通过形成塑封层50可以对封装结构内的器件起到一定的固定保护作用。且此时第一芯片100的第一非功能面102也可位于塑封层50内，第一芯片100的第一功能面101与塑封层50的一侧表面齐平。
41.在一个实施方式中，请继续参阅图2，本技术所提出的扇出型封装器件还包括绝缘胶40，绝缘胶40至少覆盖阻挡件20的至少部分侧面，塑封层50覆盖绝缘胶40，绝缘胶40可以对阻挡件20起到一定的限位和保护作用。可选地，绝缘胶40可以通过点胶方式形成，绝缘胶
的外表面可以为弧面。
42.在又一个实施方式中，请继续参阅图2，本技术所提出的扇出型器件还包括：
43.第一再布线层60，位于塑封层50邻近第一功能面101一侧表面。第一再布线层60至少与第一芯片100、阻挡件20和导电柱30的一端电连接。第一再布线层60包括介电层和图案化的金属层，并且第一再布线层60的层数可以为一层或多层。通过设置第一再布线层60有助于第一芯片100与其他器件电连接。
44.第二再布线层70，位于塑封层50邻近第一非功能面102一侧表面。第二再布线层70与导电柱30另一端电连接。第二再布线层70也包括介电层和图案化的金属层，并且第二再布线层70的层数可以为一层或多层。基于第一再布线层60和第二再布线层70通过导电柱30连接，则第二再布线层70也与第一芯片100电连接。
45.在另一实施方式中，请继续参阅图2，本技术所提出的扇出型封装器件还包括：
46.第一电连接体80，位于第一再布线层60背离塑封层50一侧，且与第一再布线层60电连接。第二电连接体90，位于第二再布线层70背离塑封层50一侧，且与第二再布线层70电连接。其中，第一电连接体80和第一再布线层60之间、以及第二电连接体与第二再布线层70之间设置有多个焊球85。第一电连接体80和第二电连接体90的材质可以为钛、钽、铬、钨、铜、铝、镍、金等。第一电连接体80和第二电连接体90有助于扇出型器件与基板或其他器件的连接。
47.下面以一个具体的应用场景对上述图1中扇出型封装器件的具体制备过程作详细说明。请参阅图3和图4，图3是本技术扇出型封装器件的制备方法一实施方式的流程示意图，图4为图3中步骤s101-s105对应一实施方式的结构示意图，该扇出型封装方法包括：
48.s101：提供一个载板10，载板10包括相背设置的第一表面11和第二表面12。
49.具体地，如图4a所示，载板10的材质可以是金属、硅、塑料等偏硬性的材质，且载板10的第一表面11的水平型较好。
50.s102：在载板10的第一表面11一侧设置至少一个第一芯片100。
51.具体地，第一芯片100包括相背设置的第一功能面101和第一非功能面102，第一功能面101上设置有多个焊盘103。如图4b所示，图4b仅仅是示意性的，图4b中仅画出一个第一芯片100，而在本实施例中，可以将个数为1、2、3等的第一芯片100间隔设置于载板10的第一表面11一侧。
52.s103：在载板10设置有第一芯片100一侧设置多个阻挡件20和多个导电柱30。
53.具体地，如图4c所示，多个阻挡件20围设在第一芯片100的外围；多个导电柱30围设在多个阻挡件20的外围。其中，导电柱30的高度大于阻挡件20的高度。另外阻挡件20具有导电性能，阻挡件20和导电柱30由同种材料形成，其材料可以为钛、钽、铬、钨、铜、铝、镍、金等中的一种或几种，优选为钛或铜。通过设置导电柱30有助于实现扇出型器件三维垂直互联结构，设置阻挡件20有助于提高扇出型器件的稳定性。
54.进一步地，在本实施例中，扇出型封装器件还包括绝缘胶40，绝缘胶40至少覆盖阻挡件20的至少部分侧面，以对阻挡件20起到一定的固定和保护作用。其中，可以通过滴胶的方式形成绝缘胶40，并且基于胶体的表面具有张力，绝缘胶40的表面呈弧形。可选地，也可以通过点胶等方法在多个阻挡将20的外围形成绝缘胶40，绝缘胶40可以呈柱形、锥形等，在此不作限定。
55.在本实施例中，多个阻挡件20和多个导电柱30可以通过在载板10的第一表面11一侧设置光刻胶层形成。具体地，可以在第一表面11一侧形成第一光刻胶层，并对第一光刻胶层进行曝光显影以形成第一过孔，并于第一过孔内填充导电金属以形成阻挡件20。进一步地，在第一光刻胶层背离载板10一侧形成第二光刻胶层，并对部分第二光刻胶层及第一光刻胶层同时进行曝光显影以生成第二过孔，在第二过孔内填充导电金属以形成高度高于阻挡件20的导电柱30。可选地，也可以在载板10第一表面11一侧设置具有凹槽的光刻胶层，并对该光刻胶层进行曝光显影以生成第一过孔和第二过孔，其中第一过孔位于凹槽的底部，第二过孔位于凹槽的侧壁，在第一过孔和第二过孔内同时填充导电金属以生成阻挡件20和导电柱30，导电柱30的高度高于阻挡件20。另外，也可以通过在载板10第一表面11一侧设置第一光刻胶层和第二光刻胶层以生成阻挡件20和导电柱30，其中，第一光刻胶层和第二光刻胶层中的一个为正性光刻胶，另一个为负性光刻胶，具体实施过程在此不再赘述。其中，也可以在利用光刻胶形成阻挡件20和导电柱30之后，保留阻挡件20周围部分光刻胶，以作为绝缘胶40，对阻挡件20起到一定固定和保护作用。
56.s104：在第一芯片100的第一功能面101一侧设置至少一个第二芯片200，并至少在第二芯片的第二功能面和载板之间形成底填胶。
57.具体地，如图4d所示，图4d仅仅是示意性的，图4d中仅画出两个第二芯片200，而本技术提出的扇出型封装器件也可以设置个数为1、2、3等的第二芯片200。其中，第二芯片200包括相背设置的第二功能面201和第二非功能面202；第二功能面201朝向第一功能面101，第二功能面201横跨第一功能面101的至少部分、以及第一功能面101的至少部分邻近的至少部分阻挡件20，且第二功能面201上的第二焊盘203与对应位置处的第一功能面上的第一焊盘103和阻挡件20电连接。
58.进一步地，至少在第二芯片200的第二功能面201和载板10之间形成底填胶55，并且阻挡件20位于底填胶55内。可选地，底填胶55背离载板10一侧可以与第二芯片200的第二功能面201齐平，也可以高出第二芯片200的第二功能面201。另外，在其他实施例中，也可以不这是底填胶55，即在设置第二芯片200后直接执行步骤s105。
59.s105：在载板10设置有第一芯片100一侧形成塑封层50。
60.具体地，如图4e所示，本技术提出的扇出型封装器件还包括塑封层50，该塑封层50至少覆盖第一芯片100、绝缘胶40、阻挡件20和导电柱30的侧面外围，第一芯片100、阻挡件20和导电柱30通过塑封层50形成整体结构。其中，导电柱30、阻挡件20和塑封层50与第一非功能面102齐平设置，第一功能面101位于塑封层50内。另外，可以对塑封层50远离载板10一侧进行研磨以使得塑封层50背离第一功能面101一侧与第二非功能面202和导电柱30齐平。进一步地，对导电柱30外围的塑封层50进行切割，以获得单个扇出型封装器件。
61.在另一应用方式中，步骤s105之前也可以将第一芯片100的第一功能面101朝向载板10，然后通过步骤s105在载板10设置有第一芯片100一侧形成塑封层50。
62.请参阅图5和图6，图5为步骤s105之后对应一实施方式的流程示意图，图6为图5中步骤s201-s202对应一实施方式的结构示意图，步骤s105之后还包括：
63.s201：去除载板10，设置第一再布线层60和第二再布线层70。
64.请参阅图6a，第一再布线层60位于塑封层50邻近第一非功能面102一侧表面。其中第一再布线层60至少与第一芯片100和导电柱30的一端电连接。第二再布线层70位于塑封
层50邻近第一功能面101一侧表面。
65.s202：位于第一再布线层60背离塑封层50一侧设置第一电连接体80、位于第二再布线层70背离塑封层50一侧设置第二电连接体90。
66.具体地，请参阅图6b，第一电连接体80位于第一再布线层60背离塑封层50一侧，且与第一再布线层60电连接；第二电连接体90位于第二再布线层70背离塑封层50一侧，且与第二再布线层70电连接。其中，在第一再布线60与第一电连接体80之间以及第二再布线层70与第二电连接体90之间设置有多个焊球85。
67.当然，在另一制备过程中上述步骤s105之前也可以将第一芯片100的第一功能面101朝向载板10设置，并通过步骤s105在载板设置第一芯片100一侧形成塑封层50。进一步地，通过图5中步骤设置再布线层和电连接体。
68.以上所述仅为本技术的实施方式，并非因此限制本技术的专利范围，凡是利用本技术说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本技术的专利保护范围内。