多比特寄存器、芯片和计算装置的制作方法

1.本公开涉及半导体技术。具体来说，涉及一种多比特寄存器，以及包括该多比特寄存器的芯片和计算装置。


背景技术：

2.在半导体技术中，寄存器应用非常广泛，可用于数字信号的寄存、移位、分频等。寄存器具有数据输入端和时钟输入端，以及数据输出端。可以通过数据输入端将数据写入到寄存器中，并且通过数据输出端从寄存器中读取数据。时钟输入端用于接收用以触发寄存器的时钟信号。常用的寄存器包括d触发器和锁存器，其中d触发器是时钟边沿触发，而锁存器是电平触发。
3.在一些应用中，需要使用一组寄存器来存储多比特数据。即，需要多个寄存器同步工作。为此，可以将多个寄存器的数据输入端和数据输出端并联连接，形成一组寄存器，并且用一个时钟缓冲器为该组寄存器提供时钟信号，从而构成一种多比特寄存器。
4.图1示出了根据现有技术的多比特寄存器100的示意图。多比特寄存器100用于存储多比特数据。
5.如图1所示，多比特寄存器100包括寄存器组110以及时钟缓冲器120。
6.寄存器组110包括并联连接的n个寄存器单元110-1，110-2，...，110-n，用于存储具有n位的多比特数据。其中，每个寄存器单元110-1，110-2，...，110-n用于存储一比特数据。例如，寄存器单元110-1用于存储多比特数据的第一位，寄存器单元110-2用于存储多比特数据的第二位，等等。n个寄存器单元110-1，110-2，...，110-n的数据输入端和数据输出端分别并联连接，从而同步地存储多比特数据的各个比特。
7.时钟缓冲器120用于为寄存器组110的n个寄存器单元110-1，110-2，...，110-n提供时钟信号。时钟缓冲器120从时钟信号端ck接收时钟信号，并且将该时钟信号进行缓冲后分别输入到n个寄存器单元110-1，110-2，...，110-n的时钟输入端，从而触发寄存器单元110-1，110-2，...，110-n锁存或读出数据。
8.如图1所示，在现有技术中，n个寄存器单元110-1，110-2，...，110-n通常布置成一列，并且时钟缓冲器120通常布置在n个寄存器单元110-1，110-2，...，110-n所形成的阵列的外围。即，如图1所示，时钟缓冲器120布置在形成一列的n个寄存器单元110-1，110-2，...，110-n的最上面或者最下面。
9.多比特寄存器的速度是非常重要的性能指标。需要对现有技术的多比特寄存器100的速度进行进一步的提高。因此存在对于新的技术的需求。


技术实现要素：

10.本公开的目的之一是提供一种改进的多比特寄存器。
11.根据本公开的一个方面，提供了一种多比特寄存器，所述多比特寄存器包括：多个寄存器单元，每个寄存器单元用于存储一比特数据，并且所述多个寄存器单元彼此并联连
接；时钟缓冲器，用于为所述多个寄存器单元提供时钟信号，其中所述多个寄存器单元布置成寄存器单元阵列，并且所述时钟缓冲器布置在所述寄存器单元阵列的中间位置处。
12.根据本公开的另一个方面，提供了一种芯片，其包括如上所述的多比特寄存器。
13.根据本公开的又一个方面，提供了一种计算装置，其包括如上所述的芯片。
14.通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得更为清楚。
附图说明
15.构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。
16.参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：
17.图1示出了根据现有技术的多比特寄存器的示意图。
18.图2示出了根据本公开的一个示例性实施例的多比特寄存器的示意图。
19.图3示出了根据本公开的另一个示例性实施例的多比特寄存器的示意图。
20.图4示出了根据本公开的又一个示例性实施例的多比特寄存器的示意图。
21.注意，在以下说明的实施方式中，有时在不同的附图之间共同使用同一附图标记来表示相同部分或具有相同功能的部分，而省略其重复说明。在一些情况中，使用相似的标号和字母表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
22.为了便于理解，在附图等中所示的各结构的位置、尺寸及范围等有时不表示实际的位置、尺寸及范围等。因此，本公开并不限于附图等所公开的位置、尺寸及范围等。
具体实施方式
23.下面将参照附图来详细描述本公开的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。
24.以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。也就是说，本文中的结构及方法是以示例性的方式示出，来说明本公开中的结构和方法的不同实施例。然而，本领域技术人员将会理解，它们仅仅说明可以用来实施的本公开的示例性方式，而不是穷尽的方式。此外，附图不必按比例绘制，一些特征可能被放大以示出具体组件的细节。
25.对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
26.在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
27.图2示出了根据本公开的一个示例性实施例的多比特寄存器200的示意图。多比特寄存器200用于存储多比特数据。
28.如图2所示，多比特寄存器200包括n个寄存器单元210-1，210-2，...，210-n以及时钟缓冲器220。
29.n个寄存器单元210-1，210-2，...，210-n用于存储具有n位的多比特数据。其中，每个寄存器单元210-1，210-2，...，210-n用于存储一比特数据。n个寄存器单元210-1，210-2，...，210-n的数据输入端和数据输出端分别并联连接，从而同步地存储多比特数据的各个比特。
30.时钟缓冲器220用于为n个寄存器单元210-1，210-2，...，210-n提供时钟信号。时钟缓冲器220从时钟信号端ck接收时钟信号，并且将该时钟信号进行缓冲后分别输入到n个寄存器单元210-1，210-2，...，210-n的时钟输入端。
31.如图2所示，时钟缓冲器220布置在n个寄存器单元210-1，210-2，...，210-n的阵列的中间位置处。即，时钟缓冲器220的前面布置有m个寄存器单元210-1，210-2，...，210-m，后面布置有n-m个寄存器单元210-m+1，...，210-n。
32.通过将时钟缓冲器220布置在n个寄存器单元210-1，210-2，...，210-n的阵列的中间位置处，可以缩短从时钟缓冲器220到寄存器单元210-1，210-2，...，210-n的时钟输入端的连线的距离，从而减小金属连线的寄生电阻和寄生电容，进而加快多比特寄存器200的速度。
33.在图2所示的实施例中，n个寄存器单元210-1，210-2，...，210-n和时钟缓冲器220布置成一列。在优选的实施例中，时钟缓冲器220布置在该列的基本上正中位置处。即，时钟缓冲器220布置在m个寄存器单元210-1，210-2，...，210-m之后，其中m基本等于n/2。这可以进一步地优化从时钟缓冲器220到寄存器单元210-1，210-2，...，210-n的时钟输入端的连线的距离，从而减小金属连线的寄生电阻和寄生电容，并加快多比特寄存器200的速度。
34.需要说明的是，本文中的
″
基本相等
″
及类似的表述意指二者在一定误差内大致相等，但不必然严格地、精确地相等。例如，
″
基本相等
″
意指二者在10％的误差内大致相等。优选地，二者在5％的误差内大致相等。在一些语境中，该误差可以是约20％。本领域技术人员应当理解，这符合技术原理和工程实践。例如，如上所述，m基本等于n/2意指m在一定误差内大致等于n/2。例如，在n为奇数的实施例中，m可以等于(n-1)/2或(n+1)/2。
35.图3示出了根据本公开的另一个示例性实施例的多比特寄存器300的示意图。多比特寄存器300用于存储多比特数据。
36.如图3所示，多比特寄存器300包括多个寄存器单元310-1，310-2，...以及时钟缓冲器320。其中，每个寄存器单元用于存储一比特数据，并且多个寄存器单元310-1，310-2，...的数据输入端和数据输出端(为了清楚起见，在图3中未示出)彼此并联连接，从而同步地存储多比特数据的各个比特。
37.图3示意性地示出了14个寄存器单元310-1，310-2，...，310-14。但是，本领域技术人员应当理解，多比特寄存器300中的寄存器单元的数量不限于此。可以根据需要来确定多比特寄存器300中的寄存器单元的数量，并且按照图3示意性地示出的方式来布置这些寄存器单元。
38.时钟缓冲器320用于为多个寄存器单元310-1，310-2，...提供时钟信号。时钟缓冲器320和多个寄存器单元310-1，310-2，...之间连接有时钟信号连线。时钟缓冲器320从时钟信号端ck(为了清楚起见，在图3中未示出)接收时钟信号，并且将该时钟信号进行缓冲后分别输入到每个寄存器单元的时钟输入端。
39.如图3所示，时钟缓冲器320布置在多个寄存器单元310-1，310-2，...的阵列的中
间位置处。具体而言，在图3所示的实施例中，多个寄存器单元310-1，310-2，...和时钟缓冲器320布置成矩阵状结构，并且时钟缓冲器320布置在该矩阵状结构的中间位置处。
40.在图3所示的优选实施例中将时钟缓冲器320和多个寄存器单元310-1，310-2，...布置成矩阵状结构，与图2所示的实施例相比，这能够进一步地缩短从时钟缓冲器320到寄存器单元310-1，310-2，...的时钟输入端的连线的距离，从而减小金属连线的寄生电阻和寄生电容，进而加快多比特寄存器300的速度。
41.在优选的实施例中，时钟缓冲器320布置在该矩阵状结构的基本上正中位置处。例如，如图3示意性地示出的，时钟缓冲器320和14个寄存器单元310-1，310-2，...，310-14布置成5行3列的矩阵，并且时钟缓冲器320布置在该矩阵的第3行第2列处。
42.但是，本领域技术人员应当理解，多比特寄存器中的寄存器单元的数量和布置方式不限于此。在一些实施例中，时钟缓冲器和多个寄存器单元可以不布置成整齐的矩阵，而是布置成类似于矩阵的矩阵状结构。例如，时钟缓冲器和多个寄存器单元可以布置成矩阵形状，其中至少一行可以具有相对于其他行较少的列数，或者至少一列可以具有相对于其他列较少的行数。
43.时钟缓冲器和多个寄存器单元所形成的矩阵状结构的行数和列数可以根据寄存器单元的配置、包括该多比特寄存器的芯片的配置以及半导体工艺的需要来确定。在优选的实施例中，该矩阵状结构的行数与列数之比可以被设置为使得时钟缓冲器到该矩阵状结构的最上面一行、最下面一行、最左侧一列、最右侧一列的相应寄存器单元(例如，相应一行或一列中的距时钟缓冲器最近的寄存器单元)的时钟输入端的连线距离基本相等。在优选的实施例中，该矩阵状结构的行数与列数之比可以大于或等于0.5且小于或等于3。
44.另一方面，在一些实施例中，时钟缓冲器可以不布置在该矩阵状结构的严格正中位置处，而是布置在该矩阵状结构的一定误差内的大致正中位置处。例如，该矩阵状结构可以具有偶数行(或偶数列)，而时钟缓冲器可以布置在该矩阵或矩阵状结构的正中两行中的一行处(或正中两列中的一列处)。此外，该矩阵状结构可以不是轴对称或中心对称的，而时钟缓冲器可以布置在该矩阵状结构的大致正中位置处，使得时钟缓冲器到该矩阵状结构的最边缘处的各个寄存器单元的时钟输入端的连线距离基本相等。
45.在图3所示的实施例中，时钟缓冲器320与每个寄存器单元310-1，310-2，...之间有且仅有一条时钟信号路径。换言之，从时钟缓冲器320向每个寄存器单元310-1，310-2，...仅通过一条路径提供时钟信号。在其他实施例中，可以采用更加优选的布线方式，从而进一步提高多比特寄存器的速度。
46.图4示出了根据本公开的又一个示例性实施例的多比特寄存器400的示意图。多比特寄存器400用于存储多比特数据。
47.如图4所示，多比特寄存器400包括多个寄存器单元410-1，410-2，...以及时钟缓冲器420。其中，每个寄存器单元用于存储一比特数据，并且多个寄存器单元410-1，410-2，...的数据输入端和数据输出端(为了清楚起见，在图4中未示出)彼此并联连接，从而同步地存储多比特数据的各个比特。
48.图4示意性地示出了14个寄存器单元410-1，410-2，...，410-14。但是，本领域技术人员应当理解，多比特寄存器400中的寄存器单元的数量不限于此。类似地，可以根据需要来确定多比特寄存器400中的寄存器单元的数量，并且按照图4示意性地示出的方式来布置
这些寄存器单元。
49.时钟缓冲器420用于为多个寄存器单元410-1，410-2，...提供时钟信号。时钟缓冲器和多个寄存器单元410-1，410-2，...之间连接有时钟信号连线。时钟缓冲器420从时钟信号端ck(为了清楚起见，在图4中未示出)接收时钟信号，并且将该时钟信号进行缓冲后输入到每个寄存器单元的时钟输入端。
50.在图4所示的优选实施例中，时钟缓冲器420和多个寄存器单元410-1，410-2，...被布置为使得时钟缓冲器420与至少一部分寄存器单元(410-1，410-4，410-7，...)之间有两条或更多条时钟信号路径。换言之，从时钟缓冲器420向至少一部分寄存器单元(410-1，410-4，410-7，...)通过两条或更多条路径提供时钟信号。
51.在进一步优选的实施例中，如图4所示，时钟缓冲器420和多个寄存器单元410-1，410-2，...被布置为使得时钟缓冲器420和多个寄存器单元410-1，410-2，...之中相邻的任意两个之间均直接连接有时钟信号连线。如图4所示，
″
相邻
″
意指在时钟缓冲器420和多个寄存器单元410-1，410-2，...所形成的矩阵状结构的行方向或列方向上相邻。
52.在图4所示的优选实施例中，在时钟缓冲器420与至少一部分寄存器单元410-1，410-4，410-7，...之间形成两条或更多条时钟信号路径，与图3所示的实施例相比，这能够进一步减小时钟缓冲器与寄存器单元之间的金属连线的寄生电阻。特别地，对于寄生电阻相对于寄生电容占主导作用的半导体工艺，这种布线方式能够进一步地提高多比特寄存器的速度。
53.需要说明的是，图3和图4中仅是为了方便起见而对于多个寄存器单元进行了编号。本领域技术人员应当理解，图3和图4中的寄存器单元的编号(310-1，310-2，...；410-1，410-2，...)并不旨在以任何方式限定该寄存器单元的配置、数目或次序，也不旨在指定某个寄存器单元用于存储多比特数据的某一位比特。
54.本公开所采用的寄存器单元和时钟缓冲器的具体配置和实现方式可以根据包括该多比特寄存器的芯片以及半导体工艺的需要来确定。例如，寄存器单元可以是d触发器或者锁存器，可以是正相输出或者反相输出，可以是静态寄存器或者动态寄存器。
55.根据本公开的运算电路可以以软件、硬件、软件与硬件的结合等各种适当的方式实现。在一种实现方式中，一种芯片可以包括如上所述的多比特寄存器，该芯片还可以包括在一种计算装置中。
56.在说明书及权利要求中的词语
″
前
″
、
″
后
″
、
″
顶
″
、
″
底
″
、
″
之上
″
、
″
之下
″
等，如果存在的话，用于描述性的目的而并不一定用于描述不变的相对位置。应当理解，这样使用的词语在适当的情况下是可互换的，使得在此所描述的本公开的实施例，例如，能够在与在此所示出的或另外描述的那些取向不同的其他取向上操作。
57.如在此所使用的，词语
″
示例性的
″
意指
″
用作示例、实例或说明
″
，而不是作为将被精确复制的
″
模型
″
。在此示例性描述的任意实现方式并不一定要被解释为比其它实现方式优选的或有利的。而且，本公开不受在上述技术领域、背景技术、发明内容或具体实施方式中所给出的任何所表述的或所暗示的理论所限定。
58.如在此所使用的，词语
″
基本上
″
意指包含由设计或制造的缺陷、器件或元件的容差、环境影响和/或其它因素所致的任意微小的变化。词语
″
基本上
″
还允许由寄生效应、噪声以及可能存在于实际的实现方式中的其它实际考虑因素所致的与完美的或理想的情形
之间的差异。
59.另外，前面的描述可能提及了被
″
连接
″
或
″
耦接
″
在一起的元件或节点或特征。如在此所使用的，除非另外明确说明，
″
连接
″
意指一个元件/节点/特征与另一种元件/节点/特征在电学上、机械上、逻辑上或以其它方式直接地连接(或者直接通信)。类似地，除非另外明确说明，
″
耦接
″
意指一个元件/节点/特征可以与另一元件/节点/特征以直接的或间接的方式在机械上、电学上、逻辑上或以其它方式连结以允许相互作用，即使这两个特征可能并没有直接连接也是如此。也就是说，
″
耦接
″
意图包含元件或其它特征的直接连结和间接连结，包括利用一个或多个中间元件的连接。
60.另外，仅仅为了参考的目的，还可以在本文中使用
″
第一
″
、
″
第二
″
等类似术语，并且因而并非意图限定。例如，除非上下文明确指出，否则涉及结构或元件的词语
″
第一
″
、
″
第二
″
和其它此类数字词语并没有暗示顺序或次序。
61.还应理解，
″
包括/包含
″
一词在本文中使用时，说明存在所指出的特征、整体、步骤、操作、单元和/或组件，但是并不排除存在或增加一个或多个其它特征、整体、步骤、操作、单元和/或组件以及/或者它们的组合。
62.在本公开中，术语
″
提供
″
从广义上用于涵盖获得对象的所有方式，因此
″
提供某对象
″
包括但不限于
″
购买
″
、
″
制备/制造
″
、
″
布置/设置
″
、
″
安装/装配
″
、和/或
″
订购
″
对象等。
63.本领域技术人员应当意识到，在上述操作之间的边界仅仅是说明性的。多个操作可以结合成单个操作，单个操作可以分布于附加的操作中，并且操作可以在时间上至少部分重叠地执行。而且，另选的实施例可以包括特定操作的多个实例，并且在其他各种实施例中可以改变操作顺序。但是，其它的修改、变化和替换同样是可能的。因此，本说明书和附图应当被看作是说明性的，而非限制性的。
64.虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。在此公开的各实施例可以任意组合，而不脱离本公开的精神和范围。本领域的技术人员还应理解，可以对实施例进行多种修改而不脱离本公开的范围和精神。本公开的范围由所附权利要求来限定。

技术特征：
1.一种多比特寄存器，其特征在于，所述多比特寄存器包括：多个寄存器单元，每个寄存器单元用于存储一比特数据，并且所述多个寄存器单元彼此并联连接；时钟缓冲器，用于为所述多个寄存器单元提供时钟信号，其中所述多个寄存器单元布置成寄存器单元阵列，并且所述时钟缓冲器布置在所述寄存器单元阵列的中间位置处。2.根据权利要求1所述的多比特寄存器，其特征在于，所述多个寄存器单元和所述时钟缓冲器布置成一列。3.根据权利要求2所述的多比特寄存器，其特征在于，所述时钟缓冲器布置在所述列的基本上正中位置处。4.根据权利要求1所述的多比特寄存器，其特征在于，所述多个寄存器单元和所述时钟缓冲器布置成矩阵状结构。5.根据权利要求4所述的多比特寄存器，其特征在于，所述时钟缓冲器布置在所述矩阵状结构的基本上正中位置处。6.根据权利要求4或5所述的多比特寄存器，其特征在于，在所述矩阵状结构中，在所述时钟缓冲器和所述多个寄存器单元之间连接有时钟信号连线，使得从所述时钟缓冲器向所述多个寄存器单元中的至少一部分寄存器单元通过两条或多条路径提供时钟信号。7.根据权利要求6所述的多比特寄存器，其特征在于，在所述矩阵状结构中，所述时钟缓冲器和所述多个寄存器单元之中相邻的任意两个之间均直接连接有时钟信号连线。8.根据权利要求4或5所述的多比特寄存器，其特征在于，所述矩阵状结构的行数与列数之比大于或等于0.5且小于或等于3。9.一种芯片，其特征在于，所述芯片包括根据权利要求1-8中任一项所述的多比特寄存器。10.一种计算装置，其特征在于，所述计算装置包括根据权利要求9所述的芯片。

技术总结
本公开涉及多比特寄存器、芯片和计算装置。一种多比特寄存器，所述多比特寄存器包括：多个寄存器单元，每个寄存器单元用于存储一比特数据，并且所述多个寄存器单元彼此并联连接；时钟缓冲器，用于为所述多个寄存器单元提供时钟信号，其中所述多个寄存器单元布置成寄存器单元阵列，并且所述时钟缓冲器布置在所述寄存器单元阵列的中间位置处。寄存器单元阵列的中间位置处。寄存器单元阵列的中间位置处。


技术研发人员：田文博 范志军 杨作兴 李楠 孔维新
受保护的技术使用者：深圳比特微电子科技有限公司
技术研发日：2020.11.23
技术公布日：2022/5/25