扇出型封装方法与流程

1.本技术涉及半导体封装技术领域，特别是涉及一种扇出型封装方法。


背景技术：

2.本部分的描述仅提供与本说明书公开相关的背景信息，而不构成现有技术。
3.传统的扇出型封装方法，由于封装结构中的塑封料会因收缩产生形变，容易造成芯片在封装结构内产生偏移，从而存在被塑封的芯片偏离原设计位置的问题，影响芯片的稳定性。
4.应该注意，上面对技术背景的介绍只是为了方便对本说明书的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本说明书的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。


技术实现要素：

5.本技术主要解决的技术问题是提供一种扇出型封装方法，能够减小塑封料因收缩产生的形变量，保证芯片的稳定性。
6.为解决上述技术问题，本技术采用的一个技术方案是：提供一种扇出型封装方法，包括：
7.提供第一载板；
8.在所述第一载板上形成导电机构和阻挡机构；其中，至少部分所述导电机构和所述阻挡机构相接触；
9.在所述第一载板上设置芯片，使所述导电机构和所述阻挡机构位于所述芯片的外围；
10.在所述第一载板设有所述芯片的一侧形成塑封层；其中，所述塑封层至少覆盖所述芯片、所述阻挡机构和所述导电机构的侧面外围，所述芯片、所述阻挡机构和所述导电机构通过所述塑封层形成整体结构；
11.去除所述第一载板。
12.进一步地，所述在所述第一载板上形成导电机构和阻挡机构的步骤，包括：
13.先在所述第一载板上形成所述导电机构；
14.后在所述第一载板上形成所述阻挡机构。
15.进一步地，所述先在所述第一载板上形成所述导电机构的步骤，包括：
16.在所述第一载板的一侧形成光阻层；
17.对所述光阻层进行曝光显影，以在所述光阻层上形成通孔；
18.在所述通孔内填入导电材料以形成所述导电机构。
19.进一步地，所述在所述光阻层上形成通孔的步骤中，所述通孔有多个；所述在所述第一载板的一侧形成光阻层的步骤，包括：
20.在所述第一载板的一侧形成导电层；
21.在所述导电层背对所述第一载板的一侧形成所述光阻层。
22.进一步地，所述后在所述第一载板上形成所述阻挡机构的步骤，包括：
23.去除所述光阻层；
24.在所述第一载板设有所述导电机构的一侧形成具有光刻属性的绝缘体层；
25.对所述绝缘体层进行曝光显影以形成所述阻挡机构。
26.进一步地，所述导电机构包括多个导电件，且位于所述芯片同侧的多个所述导电件形成导电件组；
27.所述在所述第一载板上形成导电机构和阻挡机构的步骤中，使所述阻挡机构与至少部分所述导电件组内的至少部分相邻所述导电件的侧面外围接触。
28.进一步地，所述芯片包括相背设置的功能面和非功能面，所述在所述第一载板上设置芯片的步骤中，使所述功能面面对所述第一载板。
29.进一步地，所述形成塑封层的步骤，包括：
30.在所述第一载板设置有所述芯片一侧形成所述塑封层，且所述塑封层覆盖所述导电机构、所述阻挡机构以及所述芯片所围设的空间内的缝隙；
31.从所述塑封层背离所述第一载板的一侧对所述塑封层进行研磨，以使得所述导电机构背离所述第一载板的一侧露出。
32.进一步地，在所述形成塑封层的步骤之后，及所述去除所述第一载板的步骤之前，还包括：
33.在所述塑封层背对所述第一载板的一侧形成第一再布线层，所述第一再布线层与所述导电机构背对所述第一载板的一端电连接；
34.在所述第一再布线层背离所述塑封层的一侧设置第一导电体，所述第一导电体与所述第一再布线层电连接。
35.进一步地，在所述去除所述第一载板的步骤之后，还包括：
36.在所述第一导电体背对所述第一再布线层的一侧设置第二载板；
37.在所述塑封层背对所述第二载板的一侧形成第二再布线层，所述第二再布线层分别与所述导电机构背对所述第二载板的一端、所述芯片电连接；
38.在所述第二再布线层背离所述塑封层的一侧设置第二导电体，所述第二导电体与所述第二再布线层电连接；
39.去除所述第二载板。
40.区别于现有技术的情况，本技术的有益效果是：本技术实施方式提供的扇出型封装方法，制作成本更低，更易于实现。在芯片的外围形成有阻挡机构，阻挡机构可以相当于围堰挡墙，其可以限制塑封层中塑封料的移动，以减小塑封料因收缩产生的形变量，限制芯片位移，降低芯片翘曲的概率；此外，在芯片的外围还形成有导电机构，可以实现三维垂直互联结构，有利于降低扇出型封装方法的高度；另外，使至少部分导电机构和阻挡机构相接触，芯片、阻挡机构和导电机构通过塑封层形成整体结构，大大增强了阻挡机构的强度，进一步保证芯片的稳定性。
附图说明
41.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使
用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
42.图1为本实施方式中所提供的一种扇出型封装方法的步骤流程图；
43.图2为图1中步骤s20的具体步骤流程图；
44.图3为图1中步骤s40和步骤s50之间的步骤流程图；
45.图4为图1中步骤s50之后的步骤流程图；
46.图5为本实施方式所提供的一种第一载板的结构示意图；
47.图6为对图5的第一载板进行图2中步骤s202的结构示意图；
48.图7为对图6进行图2中步骤s203的结构示意图；
49.图8为对图7进行图2中步骤s204的结构示意图；
50.图9为对图8进行图2中步骤s205的结构示意图；
51.图10为对图9进行图2中步骤s206的结构示意图；
52.图11为对图10进行图1中步骤s30后的结构示意图；
53.图12为对图11进行图3中步骤s401的结构示意图；
54.图13为对图12进行图3中步骤s402的结构示意图；
55.图14为对图13进行图3中步骤s403和步骤s404的结构示意图；
56.图15为对图14进行步骤s50和步骤s501的结构示意图；
57.图16为对图15进行图4中步骤s502和步骤s503的结构示意图；
58.图17为对图16进行图4中步骤s504的结构示意图，图17也为根据图1的封装方法提供的第一种扇出型封装器件的结构示意图；
59.图18为根据图1的封装方法提供的第二种扇出型封装器件的结构示意图；
60.图19为根据图1的封装方法提供的第三种扇出型封装器件的结构示意图。
61.附图标记说明：
62.1、第一载板；2、导电机构；3、阻挡机构；4、芯片；5、塑封层；6、光阻层；7、通孔；8、导电材料；9、导电层；10、绝缘体层；11、导电件；12、导电件组；13、功能面；14、非功能面；15、第一再布线层；16、第一导电体；17、第一绝缘层；18、第二载板；19、第二再布线层；20、第二导电体；21、第二绝缘层。
具体实施方式
63.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本技术的一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本技术保护的范围。
64.需要说明的是，当元件被称为“设置于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的另一个元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中另一个元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的，并不表示是唯一的实施方式。
65.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的
技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。
66.请参阅图1。本技术实施方式提供一种扇出型封装方法，包括以下步骤：
67.步骤s10：提供第一载板1；
68.步骤s20：在第一载板1上形成导电机构2和阻挡机构3；其中，至少部分导电机构2和阻挡机构3相接触；
69.步骤s30：在第一载板1上设置芯片4，使导电机构2和阻挡机构3位于芯片4的外围；
70.步骤s40：在第一载板1设有芯片4的一侧形成塑封层5；其中，塑封层5至少覆盖芯片4、阻挡机构3和导电机构2的侧面外围，芯片4、阻挡机构3和导电机构2通过塑封层5形成整体结构；
71.步骤s50：去除第一载板1。
72.本技术实施方式提供的扇出型封装方法，制作成本更低，更易于实现。在芯片4的外围形成有阻挡机构3，阻挡机构3可以相当于围堰挡墙，其可以限制塑封层5中塑封料的移动，以减小塑封料因收缩产生的形变量，限制芯片4位移，降低芯片4翘曲的概率；此外，在芯片4的外围还形成有导电机构2，可以实现三维垂直互联结构，有利于降低扇出型封装方法的高度；另外，使至少部分导电机构2和阻挡机构3相接触，芯片4、阻挡机构3和导电机构2通过塑封层5形成整体结构，大大增强了阻挡机构3的强度，进一步保证芯片4的稳定性。
73.在通孔7内填入导电材料8所述在第一载板1上形成导电机构2和阻挡机构3的步骤，即步骤s20中，需要先在第一载板1上形成导电机构2；后在第一载板1上形成阻挡机构3。
74.其中，如图2所示，先在第一载板1上形成导电机构2，具体包括以下步骤：
75.步骤s201：在第一载板1的一侧形成光阻层6；
76.步骤s202：对光阻层6进行曝光显影，以在光阻层6上形成通孔7；
77.步骤s203：在通孔7内填入导电材料8以形成导电机构2。
78.在步骤s201中，参考图6，在第一载板1的上表面形成光阻层6。具体的，在形成光阻层6之前，如图5所示，可以先在第一载板1的一侧形成导电层9，再在导电层9背对第一载板1的一侧形成光阻层6，也即在导电层9的上表面形成光阻层6。其中，导电层9需均匀沉积在第一载板1的上表面。若在第一载板1的一侧形成有导电层9，则需要在后续步骤s204去除光阻层6之后，再去除除了位于导电材料8下方以外的所有导电层9。
79.在步骤s202中，如图6所示，在光阻层6的上方对光阻层6进行曝光显影。在光阻层6上能形成多个通孔7。优选的，各通孔7的延伸方向平行，且垂直于第一载板1的上表面。
80.在步骤s203中，如图7所示，在通孔7内填入的导电材料8的高度需要小于或等于通孔7的高度，便于后续去除光阻层6。
81.本实施方式中的导电机构2可以包括多个导电件11，且位于芯片4同侧的多个导电件11形成导电件组12。在步骤s20中，需要使阻挡机构3与至少部分导电件组12内的至少部分相邻导电件11的侧面外围接触。导电机构2的高度可以大于或等于芯片4的厚度。具体的，导电件11的材料优选为导电金属，导电金属可以为钛、钽、铬、钨、铜、铝、镍、金中的一种或几种。导电件11的材料优选为钛、铜。导电件组12可以排布在芯片4的四周、三边、或者任意双边或者单边。
82.在本实施方式中，至少部分导电件组12内的至少部分相邻导电件11的侧面外围与阻挡机构3接触，从而可以有效利用封装器件内的空间，且能增强阻挡机构3的强度。
83.在本实施方式中，后在第一载板1上形成阻挡机构3，如图2所示，具体包括以下步骤：
84.步骤s204：去除光阻层6；
85.步骤s205：在第一载板1设有导电机构2的一侧形成具有光刻属性的绝缘体层10；
86.步骤s206：对绝缘体层10进行曝光显影以形成阻挡机构3。
87.经过步骤s204去除光阻层6后的封装结构如图8所示。经过步骤s205形成绝缘体层10后的封装结构如图9所示。
88.在步骤s205中，绝缘体层10需覆盖第一载板1的上表面以及导电机构2的所有侧面、顶面。在步骤s206中，根据需要对光阻层6进行曝光显影，以形成预定形状的阻挡机构3，如图10所示。
89.在本实施方式中，阻挡机构3可以位于芯片4外围的不同位置，从而对芯片4周围各处进行阻挡，减小塑封料因收缩产生的形变量。具体的，芯片4可以为矩形，则其四条边的外围可以各设有一个阻挡机构3。矩形芯片4的四个角的外围也可以各设有一个阻挡机构3。
90.本实施方式要求至少在一个芯片4的任意一边存在长度和高度不受限制的阻挡机构3，用于限制芯片4可能产生的位移。当扇出型封装方法具有两个以上的阻挡机构3时，各阻挡机构3之间的夹角不受限制，各阻挡机构3之间有无交点不受限制，只要阻挡机构3能约束所封装的芯片4的位置即可。本实施方式中的阻挡机构3的分布与形状可以任意设计，例如阻挡机构3可以构成蛇形、回字形等，各阻挡机构3可以平行设置、半包围设置等。
91.本实施方式中的阻挡机构3可以采用任意结构和材料，材料可以是无机材料(包括金属材料和陶瓷材料)，或者有机高分子材料。优选的，与导电机构2相接触的阻挡机构3采用电绝缘良好的有机材料制成，例如聚亚酰胺等；不与导电机构2相接触的阻挡机构3可以采用导电材料8等材料制成，例如金属材料等。
92.在本实施方式中，芯片4包括相背设置的功能面13和非功能面14，如图11所示，在第一载板1上设置芯片4的步骤中，可以使功能面13面对第一载板1。本实施方式对芯片4的数量不做限定，至少有一个待封装的芯片4。芯片4可以是数字芯片，也可以是模拟芯片，或者是存储芯片，或者是无源器件，或者是有源器件。若有多个芯片4，则芯片4之间可以相互堆叠，堆叠方式可以是wafer to wafer(晶圆到晶圆)、chip to wafer(晶片到晶圆)或者chip to chip(晶片到晶片)。
93.在其他实施例中，可以使芯片4的非功能面14面对第一载板1。此时，需要在芯片4的功能面13设置电性结构，以将芯片4的功能面13引出至塑封层5外。在本实施方式中，步骤s30设置芯片4可以在步骤s20之前进行，也可以在步骤s20之后进行。
94.在本实施方式中，如图3所示，形成塑封层5的步骤(即步骤s40)具体包括：
95.步骤s401：在第一载板1设置有芯片4一侧形成塑封层5，且塑封层5覆盖导电机构2、阻挡机构3以及芯片4所围设的空间内的缝隙；
96.步骤s402：从塑封层5背离第一载板1的一侧对塑封层5进行研磨，以使得导电机构2背离第一载板1的一侧露出。
97.经过步骤s401形成塑封层5后的封装结构如图12所示。
98.具体的，步骤s402之后，如图13所示，塑封层5的高度、阻挡机构3的高度、以及导电机构2的高度相同，使整体结构更稳定。导电机构2在长度方向上的两端从塑封层5中露出，便于后续形成再布线层。导电机构2、阻挡机构3和塑封层5与功能面13齐平设置，非功能面14位于塑封层5内。
99.在本实施方式中，如图3所示，在形成塑封层5的步骤之后，及去除第一载板1的步骤之前，即步骤s40和步骤s50之间，还包括以下步骤：
100.步骤s403：在塑封层5背对第一载板1的一侧形成第一再布线层15，第一再布线层15与导电机构2背对第一载板1的一端电连接；
101.步骤s404：在第一再布线层15背离塑封层5的一侧设置第一导电体16，第一导电体16与第一再布线层15电连接。
102.在本实施方式中，由于封装器件本身的翘曲和芯片4位置偏移被限制，扇出型封装方法可以进行至少一层的高密度布线。如图14所示，在步骤s404中，可以同时在第一再布线层15背离塑封层5的一侧设置第一绝缘层17和第一导电体16。第一绝缘层17用于保护第一再布线层15，第一导电体16作为电性导出结构，将第一再布线层15电性导出。
103.在本实施方式中，如图4所示，在去除第一载板1的步骤(即步骤s50)之后，还包括以下步骤：
104.步骤s501：在第一导电体16背对第一再布线层15的一侧设置第二载板18；
105.步骤s502：在塑封层5背对第二载板18的一侧形成第二再布线层19，第二再布线层19分别与导电机构2背对第二载板18的一端、芯片4电连接；
106.步骤s503：在第二再布线层19背离塑封层5的一侧设置第二导电体20，第二导电体20与第二再布线层19电连接；
107.步骤s504：去除第二载板18。
108.经过步骤s501设置第二载板18后的封装结构如图15所示。如图16所示，在步骤s503中，可以同时在第二再布线层19背离塑封层5的一侧设置第二绝缘层21和第二导电体20。第二绝缘层21用于保护第二再布线层19，第二导电体20作为电性导出结构，将第二再布线层19电性导出。经过步骤s504去除第二载板18后的封装结构如图17所示。
109.本实施方式中的导电机构2通过光刻与电镀制作，可实现高密度排布，再搭配重布线工艺，可代替传统高密度垂直互联的转接板结构，实现了封装体积的最小化、电性损耗的最小化和封装成本的最小化。
110.在本实施方式中，第一导电体16和第二导电体20可以都是bump(凸块)结构，或者都是ubm(under bump metal，凸点下金属层)结构，或者第一导电体16和第二导电体20其中之一是bump结构，另一个是ubm结构。
111.在其他实施方式中，步骤s202在光阻层6上形成通孔7时，可以只形成一组通孔7，从而只有芯片4一侧形成导电结构，最终形成的封装结构如图18所示。步骤s206对光阻层6进行曝光显影时，在水平方向上选择曝光显影的长度小于导电机构2的宽度时，最终形成的封装结构如图19所示。
112.需要说明的是，在本说明书的描述中，术语“第一”、“第二”等仅用于描述目的和区别类似的对象，两者之间并不存在先后顺序，也不能理解为指示或暗示相对重要性。此外，在本说明书的描述中，除非另有说明，“多个”的含义是两个或两个以上。
113.使用术语“包含”或“包括”来描述这里的元件、成分、部件或步骤的组合也想到了基本由这些元件、成分、部件或步骤构成的实施方式。这里通过使用术语“可以”，旨在说明“可以”包括的所描述的任何属性都是可选的。
114.多个元件、成分、部件或步骤能够由单个集成元件、成分、部件或步骤来提供。另选地，单个集成元件、成分、部件或步骤可以被分成分离的多个元件、成分、部件或步骤。用来描述元件、成分、部件或步骤的公开“一”或“一个”并不说为了排除其他的元件、成分、部件或步骤。
115.以上所述仅为本技术的实施方式，并非因此限制本技术的专利范围，凡是利用本技术说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本技术的专利保护范围内。