一种基于忆阻器的混合逻辑乘累加电路

1.本发明涉及存算一体架构领域，尤其涉及基于忆阻器的混合逻辑乘累加电路。


背景技术：

2.在大数据时代，随着处理数据的规模越来越大，冯诺依曼结构的计算存储分离架构已满足不了日益增长的性能需求。而存算一体架构能有效解决冯氏结构所面临的存储墙，功耗墙等问题。
3.近年来，为了突破冯式结构的性能瓶颈，gpu，fgpa及各种asic应运而生。但是，随着摩尔定律到达极限，以及计算与存储分离，这些硬件架构的性能终将受到限制。因此，基于新型元器件忆阻器的存算一体架构是未来发展的趋势，对于混合逻辑的电路设计也是非常重要的。


技术实现要素：

4.本发明的目的是提供一种基于忆阻器的混合逻辑乘累加电路，能够实现存算一体化，相比传统cmos乘法器降低面积与功耗。忆阻器作为一种新型元器件，具有非易失性，低功耗，高密度等优点，其阻值可通过流经自身的电荷量改变，且与cmos工艺兼容，既能存储数据又能参与计算，因此可作为存算一体架构的基本单元。本发明基于忆阻器的混合逻辑电路基于原理是：利用忆阻器存储数据，并和输入完成与逻辑计算，然后将该结果通过cmos电路完成复杂的逻辑计算。
5.本发明的技术方案为：一种基于忆阻器的混合逻辑乘累加电路，其该电路包括数据缓存器，忆阻器阵列，移位器，加法器，寄存器；
6.输入数据通过数据缓存器输入，所述数据缓存器连接到忆阻器阵列，将缓存数据输入至忆阻器阵列中；忆阻器阵列的输出连接到移位器，移位器连接有时钟信号以及多个加法器，移位器移位之后的结果输入到加法器，通过加法器与寄存器的原数据相加，将结果重新存入寄存器中。
7.进一步的，利用忆阻器和cmos电路结合共同完成乘累加运算。
8.进一步的，利用忆阻器存储数据，并与输入信号做乘累加运算。
9.进一步的，利用忆阻器完成与运算，由cmos逻辑完成移位相加运算。
10.根据本发明的另一个方面，提出一种基于忆阻器的混合逻辑乘累加电路实现存算一体化的方法，包括如下步骤：
11.步骤1、将二进制数乘法cn＝an×bn
拆分为三步：与、移位、相加；an、bn分别为两个乘数；
12.步骤2、首先利用n个忆阻器存储n-bit数据bn；
13.步骤3、再利用n个电压脉冲由低位到高位发送数据an，每个电压脉冲与n个忆阻器完成与逻辑操作，得到逻辑结果；
14.步骤4、再将与逻辑结果按该电压脉冲所在an中的位数[0，1，2，..n-1]移位，与上
一周期的结果相加，存入寄存器，直至an最后一位计算完毕。
[0015]
有益效果：
[0016]
本发明通过忆阻器和cmos电路的结合，既实现了数据存储，又完成了逻辑运算；结合本发明上述电路，不仅可以减少面积，还能降低功耗并实现存算一体化。
附图说明
[0017]
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
[0018]
图1为本发明实施例提供的基于忆阻器的与逻辑示意图；
[0019]
图2为本发明实施例提供的忆阻器阵列示意图；
[0020]
图3为本发明实施例提供的基于忆阻器的混合逻辑乘累加电路示意图。
具体实施方式
[0021]
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
[0022]
图1所示为基于忆阻器的与逻辑电路，a
x
为输入，bi(i＝0，1，2，3)为忆阻器存储数据，ci(i＝0，1，2，3)为输出，v
open
为选通电压，rg为接地电阻，r
on
＜＜rg＜＜r
off
，r
off
和r
on
分别为忆阻器的高、低阻态阻值。当v
open
为高，该行晶体管选通，若输入a
x
＝0，则输出为0，若a
x
＝1，当忆阻器为高阻态，即bi＝0，则输出端所分电压为低，即ci＝0，当忆阻器为低阻态，bi＝1，则输出端所分电压为高，即ci＝1。因此，当且仅当a
x
，bi＝1时，输出ci＝1，其余情况为0，即与逻辑。
[0023]
图2所示为忆阻器阵列，忆阻器阵列由sl，wl，bl三组模块的信号线控制，其中sl，bl模块连接忆阻器两端，通过施加不同的电压来控制其读写操作(当v
sb
＝vr时，为读操作，当v
sb
＝v
set
时，为写1操作，当v
sb
＝v
reset
时，为写0操作，wl模块根据地址控制阵列的行选通。通过写操作将数据存储到忆阻器阵列中，再通过读操作选择阵列中指定行数据，与输入数据进行与逻辑操作输出数据。
[0024]
图3所示为基于忆阻器的混合逻辑乘累加电路(4bit，以下n＝4)，该电路包括数据缓存器，忆阻器阵列，移位器，加法器，寄存器。其中数据缓存器用来缓存数据an(a
n-1
...a1a0)，忆阻器阵列用来存储数据bn(b
n-1
...b1b0)，同时和an的第x位a
x
完成与逻辑得c
n，x
(c
n，x
＝c
n-1
...c1c0，ci＝a
xbi
)，移位器将与逻辑结果c
n，x
向左移x位，然后将移位结果与上一周期的部分和相加，存入寄存器，经过n个周期计算完成，求得结果s
2n
(s
2n-1
...s1s0)。随后可输入下一个an，并通过新地址选通bn继续进行乘累加计算。
[0025]
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范
围为准。


技术特征：
1.一种基于忆阻器的混合逻辑乘累加电路，其特征在于：该电路包括数据缓存器，忆阻器阵列，移位器，加法器，寄存器；输入数据通过数据缓存器输入，所述数据缓存器连接到忆阻器阵列，将缓存数据输入至忆阻器阵列中；忆阻器阵列的输出连接到移位器，移位器连接有时钟信号以及多个加法器，移位器移位之后的结果输入到加法器，通过加法器与寄存器的原数据相加，将结果重新存入寄存器中。2.根据权利要求1所述的基于忆阻器的混合逻辑乘累加电路，其特征在于：利用忆阻器和cmos电路结合共同完成乘累加运算。3.根据权利要求1所述的基于忆阻器的混合逻辑乘累加电路，其特征在于：利用忆阻器存储数据，并与输入信号做乘累加运算。4.根据权利要求1所述的基于忆阻器的混合逻辑乘累加电路，其特征在于：利用忆阻器完成与运算，由cmos逻辑完成移位相加运算。5.一种基于忆阻器的混合逻辑乘累加电路实现存算一体化的方法，其特征在于，包括如下步骤：步骤1、将二进制数乘法c
n
＝a
n
×
b
n
拆分为三步：与、移位、相加；a
n
、b
n
分别为两个乘数；步骤2、首先利用n个忆阻器存储n-bit数据b
n
；步骤3、再利用n个电压脉冲由低位到高位发送数据a
n
，每个电压脉冲与n个忆阻器完成与逻辑操作，得到逻辑结果；步骤4、再将与逻辑结果按该电压脉冲所在a
n
中的位数[0,1,2,..n-1]移位，与上一周期的结果相加，存入寄存器，直至a
n
最后一位计算完毕。

技术总结
本发明公开了一种基于忆阻器的混合逻辑乘累加电路，该电路包括数据缓存器，忆阻器阵列，移位器，加法器，寄存器；输入数据通过数据缓存器输入，所述数据缓存器连接到忆阻器阵列，将缓存数据输入至忆阻器阵列中；忆阻器阵列的输出连接到移位器，移位器连接有时钟信号以及多个加法器，移位器移位之后的结果输入到加法器，通过加法器与寄存器的原数据相加，将结果重新存入寄存器中。本发明通过忆阻器和CMOS电路的结合，既实现了数据存储，又完成了逻辑运算；结合本发明上述电路，不仅可以减少面积，还能降低功耗并实现存算一体化。还能降低功耗并实现存算一体化。还能降低功耗并实现存算一体化。


技术研发人员：孙文浩 吴启樵 陈松
受保护的技术使用者：中国科学技术大学
技术研发日：2020.11.23
技术公布日：2022/5/25