基于堆叠纳米片结构的四管静态随机存储器单元电路

1.本发明属于微电子电路技术领域，具体涉及一种四管静态随机存储器单元单元电路，可用于制作大规模集成电路。


背景技术：

2.随着集成电路的发展，器件的特征尺寸在不断缩小。为了缓解由尺寸缩小而引起的一系列非理想效应，双栅结构、鳍式结构、纳米线结构、堆叠纳米片结构等先进结构被纷纷提出。图1所示的是一个堆叠纳米片结构示意图，这种堆叠纳米片结构由于出色的栅控性能以及兼容的工艺流程，被认为是5nm以下工艺节点最具希望的候选器件。该堆叠纳米片的沟道由若干纳米片堆叠组成，且四面被栅金属材料包裹，若干垂直堆叠的纳米片沟道连通了源漏区域，并通过隔离侧墙将源漏区域与栅金属隔离开。然而，由于这种器件特征尺寸的不断缩小也使得器件可靠性的问题越来越突出，研究人员很早就发现，器件在处于高温状态下的持续偏置状态时，会出现阈值电压上升、驱动电流下降等老化现象，造成偏压温度不稳定性，并且，在pmos中出现的负偏压温度不稳定性要远比在nmos中出现的正偏压温度不稳定性更加显著。
3.目前，在存储阵列中所广泛使用的6管静态随机存储器6t sram单元结构，如图2所示，其由4个nmos管以及2个pmos管组成，由于pmos管受负偏压温度不稳定性的影响显著，因此很容易出现静态随机存储器sram单元内部pmos与nmos的失配，从而影响sram单元的读写稳定性。而随着器件工艺尺寸的不断缩小在5nm工艺节点以下，负偏压温度不稳定性所导致这种基于堆叠纳米片结构的sram电路单元读写稳定性退化愈发严重，从而导致在长时间使用下，这种电路结构内部出现的晶体管失配现象严重，降低了存储器单元在读写状态下的噪声容限。


技术实现要素：

4.本发明的目的在于针对上述现有技术的不足，提出一种基于堆叠纳米片结构的四管静态随机存储器单元电路，以改善静态随机存储器sram单元的读写稳定性，提升存储器单元在读写状态下的噪声容限。
5.为实现上述目的，本发明基于堆叠纳米片结构的四管静态随机存储器单元单元电路，包括两个n型接入晶体管和axl和axr，两个n型下拉晶体管pl和pr，两个存储节点ql、qr，一根字线wl，两根位线bl、blb，该第一下拉晶体管pl的源极接地，漏极与存储节点ql相连，栅极与存储节点qr相连；该第二下拉晶体管pr的源极接地，漏极与存储节点qr相连，栅极与存储节点ql相连，其特征在于；
6.所述两个接入晶体管axl与axr，均包括若干个堆叠的沟道，沟道的下层包裹有下层栅极，未被下层栅极包裹的沟道上包裹有上层栅极，这两个接入晶体管axl、axr上层栅极所用材料的金属功函数均低于两个下拉晶体管pl与pr栅极所用的材料金属功函数，且接入晶体管axl、axr下层栅极所用材料的金属功函数高于下拉晶体管pl与pr栅极所用的材料金
属功函数；
7.该第一接入晶体管axl，其下层栅极与字线wl相连，漏极与第一位线bl相连，源极及上层栅极与第一存储节点ql相连；
8.该第二接入晶体管axr，其下层栅极与字线wl相连，漏极与第二位线blb相连，源极及上层栅极与第二存储节点qr相连。
9.作为优选，所述两个接入晶体管axl与axr的下层栅极所包裹的沟道数量少于上层栅极所包裹的沟道数量，且下层栅极所用的栅极材料金属功函数高于上层栅极所用的栅极材料的金属功函数，其功函数相差在0.2ev以上，下层栅极金属功函数为4.6ev～4.7ev,上层栅极功函数为4.4～4.5ev。
10.作为优选，所述上层栅极与下层栅极之间设有隔离层，以避免两个栅极之间的短路。
11.作为优选，所述两个下拉晶体管pl与pr均包括若干个堆叠的沟道，且沟道被栅极包裹，两个下拉晶体管所包括的沟道数量均少于接入晶体管axl与axr所包括的沟道数量。
12.本发明与现有技术相比，具有以下优点：
13.第一，本发明由于采用全n型堆叠纳米片结构，避免了器件受负偏压温度不稳定性的影响，因此提高了电路的读写稳定性。
14.第二，本发明电路包括的接入晶体管采用了上、下层栅极结构，且对接入晶体管上、下层栅极以及下拉晶体管栅极所用材料金属功函数进行控制，即上层栅极所用材料的金属功函数低于两个晶体管栅极所用的材料金属功函数，下层栅极所用材料的金属功函数高于下拉晶体管栅极所用的材料金属功函数，既可保证电路在读状态下的存储节点的数据稳定，又可保证写状态下存储节点的写入稳定，因此提高了电路的读写稳定性。
15.第三，本发明由于使用了具有上、下层栅极的堆叠纳米片结构，从而减少了晶体管使用数量，因此其集成性相较于传统的六管随机静态存储器单元电路有较大提升。
附图说明
16.图1是现有传统堆叠纳米片晶体管结构图；
17.图2是现有传统6管静态随机存储器单元电路图；
18.图3是本发明基于堆叠纳米片结构的4管静态随机存储器单元电路图；
19.图4是本发明中具有上下层栅极的堆叠纳米片接入晶体管结构示意图；
20.图5是本发明的读噪声容限曲线仿真图；
21.图6是本发明的写噪声容限曲线仿真图。
具体实施方式
22.参照图3，本发明基于堆叠纳米片结构的4t-sram单元电路，包括两个n型接入晶体管和axl、axr，两个n型下拉晶体管pl、pr，两个存储节点ql、qr，一根字线wl，两根位线bl、blb，其中，第一下拉晶体管pl的源极接地，漏极与第一存储节点ql相连，栅极与第二存储节点qr相连；该第二下拉晶体管pr的源极接地，漏极与第二存储节点qr相连，栅极与第一存储节点ql相连；两个接入晶体管axl、axr均采用具有上下层栅极的堆叠纳米片晶体管，该第一接入晶体管axl，其下层栅极与字线wl相连，漏极与第一位线bl相连，源极及上层栅极与第
一存储节点ql相连；该第二接入晶体管axr，其下层栅极与字线wl相连，漏极与第二位线blb相连，源极及上层栅极与第二存储节点qr相连，实现在读状态下与写状态下的数据读写以及保持状态的数据存储。
23.参照图4，每个具有上下层栅极的堆叠纳米片接入晶体管，包括衬底1a和位于衬底上部两边的源漏区3a，所述源漏区之间设有导通控制区，该导通控制区自下而上设置有若干个堆叠的沟道2a，每个堆叠的沟道两边为隔离侧墙4a，隔离侧墙之间的沟道2a表面覆盖有栅介质层21a，沟道的下层包裹有下层栅极22a，未被下层栅极包裹的沟道上包裹有上层栅极23，上层栅极23与下层栅极22a之间设有栅隔离层24。下层栅极22a所包裹的沟道2a数量少于上层栅极23所包裹的沟道2a数量，且下层栅极22a所用的栅极材料金属功函数高于上层栅极23所用的栅极材料的金属功函数，其功函数相差在0.2ev以上，下层栅极22a金属功函数为4.6ev～4.7ev,上层栅极23功函数为4.4～4.5ev。
24.参照图1，两个下拉晶体管均采用现有仅具有一个栅极的堆叠纳米片结构的晶体管，其结构包括衬底1b和位于衬底上部两边的源漏区3b，所述源漏区之间设有导通控制区，该导通控制区自下而上设置有若干个堆叠的沟道2b，每个堆叠的沟道两边为隔离侧墙4b，隔离侧墙之间的沟道表面覆盖有栅介质层21b，沟道被栅极22b包裹。
25.上述每个下拉晶体管的栅极22b所选材料的金属功函数均大于上述每个接入晶体管的上层栅极23所选材料的金属功函数，且小于上述每个接入晶体管的下层栅极22a所选材料的金属功函数，上述每个下拉晶体管所包括的沟道2b数量均少于上述每个接入晶体管所包括的沟道2a数量。
26.本实例每个接入晶体管的上层栅极23所选材料的金属功函数选择但不限于4.4ev，下层栅极22a所选材料的金属功函数选择但不限于4.6ev，上层栅极23所包裹的沟道2a数量选择但不限于2个，下层栅极22a所包裹的沟道2a数量选择但不限于1个；每个下拉晶体管栅极22b所选材料的金属功函数选择但不限于4.5ev，包括的沟道数量选择但不限于2个，以提升静态随机存储器单元电路的读写稳定性。
27.本实例电路设有三个工作状态，分别是保持状态、读状态和写状态。其中：
28.保持状态，是为了将电平信息稳定的存储在该电路中的两个存储节点ql、qr中，以等待外部电路读取或写入。
29.读状态，是为了通过两个位线bl、blb读取两个存储节点ql、qr电平信息，且两个存储节点ql、qr的电平信息不可发生变化，外部电路通过检测两个位线bl、blb的变化情况来实现对该电路存储的电平信息的读取。
30.写状态，是为了通过两个位线bl、blb向两个存储节点ql、qr写入电平信息，使第一存储节点ql与第一位线bl的电平信息相同，第二存储节点qr与第二位线blb的电平信息相同，外部电路将指定两个位线bl、blb所需要写入的电平信息，且指定两个位线bl、blb需要写入的电平信息必须是相反的。
31.在上述三个工作状态中，由于第一存储节点ql与第一接入晶体管axl的上层栅极以及第二下拉晶体管pr的栅极相连，且第二存储节点ql与第二接入晶体管axr的上层栅极以及第一下拉晶体管pl的栅极相连，且第一接入晶体管axl的上层栅极控制第一存储节点ql的充电，第一下拉晶体管pl控制第一存储节点ql的放电；第二接入晶体管axr的上层栅极控制第二存储节点qr的充电，第二下拉晶体管pr控制第二存储节点qr的放电；因此两个存
储节点ql、qr所存储的电平信息永远相反。
32.在保持状态下，字线wl为低电平，两个位线bl、blb为高电平。两个接入晶体管axl、axr由下层栅极控制的下层沟道被字线wl关闭，由上层栅极控制的上层沟道的状态与上层栅极相连的存储节点电平状态有关，其工作原理如下：
33.当第一存储节点ql电平为“1”，第二存储节点qr节点电平为“0”时，第一接入晶体管axl上层沟道受第一存储节点ql的反馈开启，第一下拉晶体管pl在第二存储节点qr的反馈下关闭，第一位线bl通过第一接入晶体管axl与第一存储节点ql相连，使得第一存储节点ql的电平保持在“1”；第二接入晶体管axr上层沟道受第二存储节点qr的反馈关闭，第二下拉晶体管pr在第一存储节点ql节点的反馈下开启，第二存储节点qr通过第二下拉晶体管pr与地线相连，使得第二存储节点qr节点的电平保持在“0”；
34.当第一存储节点ql电平为“0”，第二存储节点qr节点电平为“1”时，由于四管静态随机存储器单元电路的对称结构，第一存储节点ql以及第二存储节点qr都会保持在原来的电平上。
35.在读状态下，字线wl保持在高电平，两个位线bl、blb被预充电到高电平。接入晶体管由下层栅极控制的下层沟道被字线wl开启，由上层栅极控制的上层沟道的状态与上层栅极相连的存储节点电平状态有关，其工作原理如下：
36.当第一存储节点ql电平为“1”，第二存储节点qr节点电平为“0”时，第一接入晶体管axl上层沟道受ql的反馈开启，第一位线bl通过第一接入晶体管axl与第一存储节点ql连接，由于第一位线bl与第一存储节点ql电平都为“1”，因此位线bl与ql节点电平均保持不变；
37.第二接入晶体管axr上层沟道受第二存储节点qr的反馈关闭，第二下拉晶体管pr在第一存储节点ql的反馈下开启，第二位线blb通过第二接入晶体管axr与第二存储节点qr连接，由于第二位线blb电平为“1”，高于第二存储节点qr电平，因此第二位线blb通过第二接入晶体管axr向第二qr节点充电，第二位线blb电平下降；
38.而第二存储节点qr不仅通过第二接入晶体管axr与第二位线blb相连，也通过第二下拉晶体管pr与地线相连，因此，第二存储节点qr在受到第二位线blb充电的同时，还会向地线放电。由于第二下拉晶体管pr栅极所用材料的金属功函数小于第二接入晶体管下层栅极所用材料的金属功函数，因此，第二存储节点qr的放电电流大于充电电流，存储的“0”电平保持不变。
39.当第一存储节点ql电平为“0”，第二存储节点qr电平为“1”时，由于四管静态随机存储器单元电路的对称结构，第一位线bl电平降低，第二位线blb、第一存储节点ql、第二存储节点qr电平保持不变。
40.外部电路中的灵敏放大器通过检测两个位线bl、blb电平的变化实现对两个节点ql、qr存储数据的读取，完成读操作。
41.在写状态下，字线wl为高电平，两个位线bl、blb被设置为想要写入的电平，接入晶体管由下层栅极控制的下层沟道被字线wl开启，由上层栅极控制的上层沟道的状态与上层栅极相连的存储节点电平状态有关，其工作原理如下：
42.当第一存储节点ql电平为“1”，第二存储节点qr电平为“0”，第一位线bl设置在“1”电平，第二位线blb设置在“0”电平时，第一接入晶体管axl上层沟道受第一存储节点ql反馈
开启，第一下拉晶体管pl在第二存储节点qr的反馈下关闭，第一存储节点ql通过第一接入晶体管axl与第一位线bl相连，由于第一存储节点ql与第一位线bl电平都为“1”，因此第一存储节点ql电平保持为“1”，与位线bl相同；第二接入晶体管axr上层沟道受第二存储节点qr节点反馈关闭，第二下拉晶体管pr在第一存储节点ql的反馈下关闭，第一存储节点ql通过第一接入晶体管axl与第一位线bl相连，第二存储节点qr不仅通过第二接入晶体管axr与第二位线blb相连，也通过第二下拉晶体管pr与地线相连，因此，第二存储节点qr在受到第二位线blb充电的同时，还会向地线放电。因为第二下拉晶体管pr栅极所用材料的金属功函数小于第二接入晶体管axr下层栅极所用材料的金属功函数，因此，第二存储节点qr的放电电流大于充电电流，存储的“0”电平保持不变，与第二位线blb相同。
43.当第一存储节点ql电平为“1”，第二存储节点qr电平为“0”，第一位线bl设置在“0”电平，第二位线blb设置在“1”电平时，在写状态开始时，第一接入晶体管axl上层沟道受第一存储节点ql反馈开启，第一下拉晶体管pl在第二存储节点qr的反馈下关闭，第一存储节点ql节点通过第一接入晶体管axl与第一位线bl相连，由于第一位线bl的电平低于第一存储节点ql节点的电平，因此第一存储节点ql开始向第一位线bl放电，第一存储节点ql的电平开始降低；
44.在写状态开始时，第二接入晶体管axr上层沟道受第二存储节点qr反馈关闭，第一下拉晶体管pl在第一存储节点ql的反馈下开启，第二存储节点qr通过第二下拉晶体管pr与地线相连，且通过第二接入晶体管axr与第二位线blb相连。由于第一存储节点ql电平的降低，第二下拉晶体管pr逐渐关闭，第二存储节点qr节点的放电电流开始减小，第二存储节点qr电压开始出现上升趋势，第二接入晶体管axr的上层沟道受第二存储节点qr节点的反馈逐渐开启。当第二接入晶体管axr与第二下拉晶体管pr均处于亚阈状态时，由于第二接入晶体管axr上层栅极所用材料金属功函数小于第二下拉晶体管pr栅极所用材料的金属功函数，因此第二接入晶体管axr相较于第二下拉晶体管pr，其亚阈值电流更大，由此促进了第二存储节点qr电平的上升。第二存储节点qr电平的上升将导致第一下拉晶体管pl的开启，促进了第一存储节点ql的电平下降，使得ql节点电平下降为“0”，与第一位线bl相同，第二存储节点qr节点电平上升为“1”，与第二位线blb相同；
45.当第一存储节点ql节点电平为“0”，第二存储节点qr节点电平为“1”，第一位线bl设置在“1”电平，第二位线blb设置在“0”电平时，由于由于四管静态随机存储器单元电路的对称结构，第一存储节点ql的电平将上升为“1”，与第一位线bl相同，第二存储节点qr的电平将下降为“0”，与第二字线blb相同。
46.本实例的优点可以通过以下仿真实验进一步说明。
47.一，仿真参数：
48.参数1，设置字线wl以及两个位线bl、blb工作电压设置为0.65v，每个接入晶体管的上层栅极所用材料金属功函数为4.4ev，下层栅极所选材料的金属功函数为4.6ev，上层栅极所包裹的沟道数量为2个，下层栅极所包裹的沟道数量为1个；每个下拉晶体管栅极所选材料的金属功函数为4.5ev，包括的沟道数量为2个。
49.参数2，设置字线wl以及第二位线bl工作电压设置为0.65v，第一位线bl工作电压设置为0v，其余参数与仿真一相同。
50.二，仿真内容：
51.仿真一，在上述参数1的仿真条件下，对本发明电路的读稳定性进行仿真，并将其与现有六管随机静态存储器单元电路的读稳定性进行对比，结果如图5，其中实线正方形的边长表示本发明基于堆叠纳米片结构的4t-sram单元电路的读稳定性，虚线正方形的边长代表传统6t-sram单元电路的读稳定性。
52.从图5可以看出，本发明基于堆叠纳米片结构的4t-sram单元电路的读稳定性高于传统6t-sram单元电路的读稳定性。
53.仿真二，在上述参数2的仿真条件下，对本发明电路的写稳定性进行仿真，并将其与现有六管随机静态存储器单元电路的读稳定性进行对比，结果如图6，其中实线正方形的边长表示本发明基于堆叠纳米片结构的4t-sram单元电路的写稳定性，虚线正方形的边长代表传统6t-sram单元电路的写稳定性。
54.从图6可以看出，基于堆叠纳米片结构的4t-sram单元电路的写稳定性明显高于传统6t-sram单元电路的写稳定性。
55.以上描述仅是本发明的一个具体实例，并未构成对本发明的任何限制，显然对于本领域的专业人员来说，在了解了本发明内容和原理后，都可能在不背离本发明原理、结构的情况下，进行形式和细节上的各种修改和改变，但是这些基于本发明思想的修正和改变仍在本发明的权利要求保护范围之内。

技术特征：
1.一种基于堆叠纳米片结构的四管静态随机存储器单元单元电路，包括两个n型接入晶体管和axl和axr，两个n型下拉晶体管pl和pr，两个存储节点ql、qr，一根字线wl，两根位线bl、blb，该第一下拉晶体管pl的源极接地，漏极与存储节点ql相连，栅极与存储节点qr相连；该第二下拉晶体管pr的源极接地，漏极与存储节点qr相连，栅极与存储节点ql相连，其特征在于；所述两个接入晶体管axl与axr，均包括若干个堆叠的沟道，沟道的下层包裹有下层栅极，未被下层栅极包裹的沟道上包裹有上层栅极，这两个接入晶体管axl、axr上层栅极所用材料的金属功函数均低于两个下拉晶体管pl与pr栅极所用的材料金属功函数，且接入晶体管axl、axr下层栅极所用材料的金属功函数高于下拉晶体管pl与pr栅极所用的材料金属功函数；该第一接入晶体管axl，其下层栅极与字线wl相连，漏极与第一位线bl相连，源极及上层栅极与第一存储节点ql相连；该第二接入晶体管axr，其下层栅极与字线wl相连，漏极与第二位线blb相连，源极及上层栅极与第二存储节点qr相连，实现在读状态下与写状态下的数据读写以及保持状态的数据存储。2.根据权利要求1所述的电路，其特征在于，所述两个接入晶体管axl与axr的下层栅极所包裹的沟道数量少于上层栅极所包裹的沟道数量，且下层栅极所用的栅极材料金属功函数高于上层栅极所用的栅极材料的金属功函数，其功函数相差在0.2ev以上，下层栅极金属功函数为4.6ev～4.7ev,上层栅极功函数为4.4～4.5ev。3.根据权利要求1所述的电路，其特征在于，上层栅极与下层栅极之间设有隔离层，以避免两个栅极之间的短路。4.根据权利要求1所述的电路，其特征在于，两个下拉晶体管pl与pr均包括若干个堆叠的沟道，且沟道被栅极包裹，两个下拉晶体管所包括的沟道数量均少于接入晶体管axl与axr所包括的沟道数量。5.根据权利要求1所述的电路，设有三个工作状态，分别是保持状态、读状态和写状态，所述保持状态，为本电路的初始状态，用于保持两个位线bl、blb和两个存储节点ql、qr的电平信息不会发生变化；所述读状态，为外部电路通过两个位线bl、blb读取两个存储节点ql、qr电平信息的状态；所述写状态，为外部电路通过两个位线bl、blb向两个存储节点ql、qr写入电平信息的状态。6.根据权利要求5所述的电路，其特征在于，在保持状态下，字线wl为低电平，两个位线bl、blb为高电平，两个存储节点ql、qr的电平都将保持稳定。7.根据权利要求5所述的电路，其特征在于，在读状态下，字线wl保持在高电平，两个位线bl、blb被预充电到高电平，以实现两个位线bl、blb的电平信息根据两个存储节点ql、qr的电平信息发生变化，该变化输出到外部电路的灵敏放大器，且存储节点ql、qr的电平将保持稳定，从而实现外部电路对两个存储节点ql、qr存储数据的读取。8.根据权利要求5所述的电路，其特征在于，在写状态下，字线wl为高电平，两个位线bl、blb被设置为想要写入的电平，以实现将第一存储节点ql存储的电平信息翻转为第一位线bl的电平信息，将第二存储节点qr存储的电平信息翻转为第二位线blb的电平信息。

技术总结
本发明公开了一种基于堆叠纳米片结构的四管静态随机存储器单元电路，主要解决现有存储器单元读写稳定性差的问题。其包括两个N型接入晶体管AXL、AXR，两个N型下拉晶体管PL、PR，两个存储节点QL、QR，一根字线WL，两根位线BL、BLB。PL和PR的源极均接地，漏极分别与QL、QR相连，栅极分别与QR、QL相连；AXL和AXR的下层栅极均与WL相连，漏极分别与BL、BLB相连，源极及上层栅极分别与QL、QR相连。两个接入晶体管上层栅极的金属功函数均低于两个下拉晶体管栅极的金属功函数，下层栅极的金属功函数均高于下拉晶体管栅极的金属功函数。本发明提高了存储器电路读写稳定性，可用于大规模集成电路制备。备。备。


技术研发人员：李聪 李高鹏 郭增光 成善霖 游海龙 庄奕琪
受保护的技术使用者：西安电子科技大学
技术研发日：2022.02.08
技术公布日：2022/5/25