基于低压超级电容的时钟芯片电路和弱电设备的制作方法

1.本实用新型实施例涉及电路技术领域，尤其涉及基于低压超级电容的时钟芯片电路和弱电设备。


背景技术：

2.在基于电容的电路中，两个串联电容，一般没做串联均压，也就是说用于5v的电容，内部的两个电容单元不外加均压处理。但是两个串联电容经过一个时效过程，电容因内阻不同分压不均，分压高的超过2.7v的耐压值而损坏，甚至漏液而损坏其它电子元件。在实际的串联电容中，2.5v的超级电容，在供应厂商，型号，成本等方面，更具优势。
3.在弱电设备中，因主控芯片，显示芯片多为5v供电，所以经常选用5v的超级电容也常用，以避免电源，通信，显示电平的转换。这些设备需要长效而稳定的时钟电路工作状态；而5v超级电容因分压不均失效后可能造成严重后果。


技术实现要素：

4.本实用新型提供了基于低压超级电容的时钟芯片电路和弱电设备，以解决现有技术5v超级电容分压不均导致时钟电路异常的技术问题。
5.第一方面，本实用新型实施例提供了基于低压超级电容的时钟芯片电路，包括：芯片起振电路、限压恒流电路、输出电平转换电路、时钟芯片和超级电容；所述超级电容的耐压为2.5v，所述时钟芯片包括振荡器输入引脚、振荡器输出引脚、正电源引脚、串行时钟输入引脚和串行数据i/o引脚；
6.所述限压恒流电路与所述超级电容并联，用于限制所述超级电容的充电电压和充电电流；
7.所述超级电容的正极与直流电压源以及正电源引脚相连；所述振荡器输入引脚和振荡器输出引脚分别与所述芯片起振电路的两端相连；所述串行时钟输入引脚和串行数据i/o引脚分别与所述输出电平转换电路的时钟信号输入引脚和串行数据输入引脚相连，以对所述时钟芯片的输出信号进行电平转换。
8.进一步的，所述限压恒流电路包括第一三极管、稳压二极管、限流电阻和偏置电阻；
9.所述第一三极管的发射极与限流电阻的第一端相连，所述第一三极管的基极与偏置电阻的第一端及稳压二极管的阴极相连，所述第一三极管的集电极与所述超级电容的正极相连；
10.所述限流电阻的第二端和所述偏置电阻的第二端均连接至5v直流电压源；
11.所述稳压二极管的阳极与所述超级电容的负极均接地。
12.进一步的，所述第一三极管为pnp三极管。
13.进一步的，所述输出电平转换电路包括第二三极管、第三三极管、第四电阻、第五电阻、第六电阻和第七电阻；
14.所述第二三极管的发射极与所述时钟芯片的串行时钟输入引脚相连，所述第二三极管的基极与所述第四电阻的第一端相连，所述第四电阻的第二端接入2.5v直流电压电源，所述第二三极管的集电极与所述第六电阻的第一端以及clk-5v输出脚相连，所述第六电阻的第二端接入5v直流电压电源；
15.所述第三三极管的发射极与所述时钟芯片的串行数据i/o引脚相连，所述第三三极管的基极与所述第五电阻的第一端相连，所述第五电阻的第二端接入2.5v直流电压电源，所述第三三极管的集电极与所述第七电阻的第一端以及sda-5v输出脚相连，所述第七电阻的第二端接入5v直流电压电源。
16.进一步的，所述第四电阻、第五电阻、第六电阻和第七电阻的阻值均为1kω。
17.进一步的，所述芯片起振电路包括晶振、第三电容和第四电容；
18.所述第三电容的第一端和第四电容的第一端均接地，所述第三电容的第二端与所述晶振的第一端以及所述振荡器输入引脚相连，所述第四电容的第二端与所述晶振的第二端以及所述振荡器输出引脚相连。
19.进一步的，所述第三电容和第四电容的电容量均小于100pf。
20.进一步的，所述时钟芯片为pcf8563时钟芯片。
21.进一步的，所述直流电压源为2.5v直流电压源。
22.第二方面，本实用新型实施例提供了弱电设备，包括第一方面任一所述的时钟芯片电路。
23.上述基于低压超级电容的时钟芯片电路和弱电设备，包括芯片起振电路、限压恒流电路、输出电平转换电路、时钟芯片和超级电容；所述超级电容的耐压为2.5v，所述时钟芯片包括振荡器输入引脚、振荡器输出引脚、正电源引脚、串行时钟输入引脚和串行数据i/o引脚；所述限压恒流电路与所述超级电容并联，用于限制所述超级电容的充电电压和充电电流；所述超级电容的正极与直流电压源以及正电源引脚相连；所述振荡器输入引脚和振荡器输出引脚分别与所述芯片起振电路的两端相连；所述串行时钟输入引脚和串行数据i/o引脚分别与所述输出电平转换电路的时钟信号输入引脚和串行数据输入引脚相连，以对所述时钟芯片的输出信号进行电平转换。通过限压恒流电路，使得电池的充电电压不超过最大耐压值，选择适当的阻值便可决定超级电容的充电充流；输出电平转换电路将时钟芯片的输出信号，转换为高为5v，低为0v的ttl电平。当整个电路在掉电时，时钟芯片因有超级电容供电而一直运行。
附图说明
24.图1为本实用新型实施例中提供的基于低压超级电容的时钟芯片电路的电路结构图；
25.图2为现有技术基于超级电容的时钟芯片电路的电路结构图；
26.图3为本实用新型实施例中基于低压超级电容的时钟芯片电路中的输出电平转换电路的结构示意图。
具体实施方式
27.下面结合附图和实施例对本实用新型作进一步的详细说明。可以理解的是，此处
所描述的具体实施例用于解释本实用新型，而非对本实用新型的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本实用新型相关的部分而非全部结构。
28.需要注意的是，由于篇幅所限，本技术说明书没有穷举所有可选的实施方式，本领域技术人员在阅读本技术说明书后，应该能够想到，只要技术特征不互相矛盾，那么技术特征的任意组合均可以构成可选的实施方式。
29.请参考图1，其为本实用新型实施例中提供的基于低压超级电容的时钟芯片电路的电路结构图，如图所示，该时钟芯片电路包括：芯片起振电路、限压恒流电路、输出电平转换电路(图1中以缩略方框表示)、时钟芯片ic1和超级电容ec1；所述超级电容ec1的耐压为2.5v，所述时钟芯片ic1包括振荡器输入引脚oci、振荡器输出引脚oco、正电源引脚vdd、串行时钟输入引脚scl和串行数据i/o引脚sda；
30.所述限压恒流电路与所述超级电容ec1并联，用于限制所述超级电容ec1的充电电压和充电电流；
31.所述超级电容ec1的正极与直流电压源以及正电源引脚vdd相连；所述振荡器输入引脚oci和振荡器输出引脚oco分别与所述芯片起振电路的两端相连；所述串行时钟输入引脚scl和串行数据i/o引脚sda分别与所述输出电平转换电路的时钟信号输入引脚clk和串行数据输入引脚sda相连，以对所述时钟芯片ic1的输出信号进行电平转换。
32.现有技术如图2所示，仅保证时钟芯片ic1通过5v超级电容ec0供电，在没有其它电路辅助的情况下，5v超级电容ec0中两个串联的超级电容可能因为分压不均导致损坏。
33.本方案通过限压恒流电路，使得超级电容的充电电压不超过最大耐压值，选择适当的阻值便可决定超级电容的充电充流；输出电平转换电路将时钟芯片的输出信号，转换为高为5v，低为0v的ttl电平。当整个电路在掉电时，时钟芯片因有超级电容供电而一直运行。
34.在具体实现本方案时，如图1所示，所述限压恒流电路包括第一三极管q1、稳压二极管z1、限流电阻r1和偏置电阻r2；
35.所述第一三极管q1的发射极与限流电阻r1的第一端相连，所述第一三极管q1的基极与偏置电阻r2的第一端及稳压二极管z1的阴极相连，所述第一三极管q1的集电极与所述超级电容ec1的正极相连；
36.所述限流电阻r1的第二端和所述偏置电阻r2的第二端均连接至5v直流电压源；
37.所述稳压二极管z1的阳极与所述超级电容ec1的负极均接地。
38.限压恒流电路的输出电压由稳压二极管z1控制，输出电流由限流电阻r1控制，从而保证向超级电容ec1的限压恒流充电。
39.其中，所述第一三极管为pnp三极管。
40.在具体实现本方案时，如图3所示，所述输出电平转换电路包括第二三极管q2、第三三极管q3、第四电阻r4、第五电阻r5、第六电阻r6和第七电阻r7；
41.所述第二三极管q2的发射极与所述时钟芯片ic1的串行时钟输入引脚scl相连，所述第二三极管q2的基极与所述第四电阻r4的第一端相连，所述第四电阻r4的第二端接入2.5v直流电压电源，所述第二三极管q2的集电极与所述第六电阻r6的第一端以及clk-5v输出脚相连，所述第六电阻r6的第二端接入5v直流电压电源；
42.所述第三三极管q3的发射极与所述时钟芯片ic的串行数据i/o引脚sda相连，所述
第三三极管q3的基极与所述第五电阻r5的第一端相连，所述第五电阻r5的第二端接入2.5v直流电压电源，所述第三三极管q3的集电极与所述第七电阻r7的第一端以及sda-5v输出脚相连，所述第七电阻r7的第二端接入5v直流电压电源。
43.在具体实现输出电平转换电路时，所述第四电阻、第五电阻、第六电阻和第七电阻的阻值均为1kω。
44.另外，如图1所示，对应所述芯片起振电路，可以包括晶振y1、第三电容c3和第四电容c4；
45.所述第三电容c3的第一端和第四电容c4的第一端均接地，所述第三电容c3的第二端与所述晶振y1的第一端以及所述振荡器输入引脚oci相连，所述第四电容c4的第二端与所述晶振y1的第二端以及所述振荡器输出引脚oco相连。
46.在具体实现芯片起振电路时，所述第三电容和第四电容的电容量均小于100pf。
47.本方案中的时钟芯片例如philips的pcf8563时钟芯片，当然，也可以采用其它型号的时钟芯片，但是整体的连接方式在本方案的设计框架下实现。
48.在本方案中，所述直流电压源为2.5v直流电压源。
49.本方案中的时钟芯片电路实际进入工作状态之后，限压恒流电路用于决定超级电容ec1的电压与充电电流。稳压二极管z1选用2.1v，那么第一三极管q1(pnp三极管)的发射极电压稳定在2.8v左右，集电极电压稳定在2.5v左右；这样，超级电容ec1的充电电压就不会超过2.7v的最大耐压值。根据欧姆定律：u＝ir，那么限流电阻r1上的电流i＝u/r.因u＝5-2.8＝2.2v。所以通过选择限流电阻r1的适当的阻值便可决定超级电容ec1的充电充流。
50.输出电平转换电路用于将时钟芯片的输出信号，转换为高为5v，低为0v的ttl电平。当整个电路在掉电时，时钟芯片ic1因有超级电容ec1供电而一直运行。
51.当整个电路重新上电时，外部电路需要读取时钟芯片ic的年月日时分等信息。这时，时钟芯片ic1的sda,clk信号为2.5v或0v。当为高电平2.5v时，第二三极管q2(pnp三极管)、第三三极管q3(pnp三极管)不导通，第六电阻r6和第七电阻r7实际起到上拉电阻的作用，故sda,clk的输出信号被第六电阻r6和第七电阻r7上位为高电平5v。当为低电平0v时，第二三极管q2(pnp三极管)、第三三极管q3(pnp三极管)导通，故sda,clk的输出信号为低电平0v。综合以上工作过程，输出电平转换到线路输出正确的信号。
52.本实用新型实施例还提供了弱电设备，包括前文所述的时钟芯片电路。并对应具备响应的技术效果。
53.需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括要素的过程、方法、商品或者设备中还存在另外的相同要素。
54.注意，上述仅为本实用新型的较佳实施例及所运用技术原理。本领域技术人员会理解，本实用新型不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本实用新型的保护范围。因此，虽然通过以上实施例对本实用新型进行了较为详细的说明，但是本实用新型不仅仅限于以上实施例，在不脱离本实用新型构思的情况下，还可以包括更多其他等效实施例，而本实用新型的范围由所附
的权利要求范围决定。

技术特征：
1.基于低压超级电容的时钟芯片电路，其特征在于，包括：芯片起振电路、限压恒流电路、输出电平转换电路、时钟芯片和超级电容；所述超级电容的耐压为2.5v，所述时钟芯片包括振荡器输入引脚、振荡器输出引脚、正电源引脚、串行时钟输入引脚和串行数据i/o引脚；所述限压恒流电路与所述超级电容并联，用于限制所述超级电容的充电电压和充电电流；所述超级电容的正极与直流电压源以及正电源引脚相连；所述振荡器输入引脚和振荡器输出引脚分别与所述芯片起振电路的两端相连；所述串行时钟输入引脚和串行数据i/o引脚分别与所述输出电平转换电路的时钟信号输入引脚和串行数据输入引脚相连，以对所述时钟芯片的输出信号进行电平转换。2.根据权利要求1所述的时钟芯片电路，其特征在于，所述限压恒流电路包括第一三极管、稳压二极管、限流电阻和偏置电阻；所述第一三极管的发射极与限流电阻的第一端相连，所述第一三极管的基极与偏置电阻的第一端及稳压二极管的阴极相连，所述第一三极管的集电极与所述超级电容的正极相连；所述限流电阻的第二端和所述偏置电阻的第二端均连接至5v直流电压源；所述稳压二极管的阳极与所述超级电容的负极均接地。3.根据权利要求2所述的时钟芯片电路，其特征在于，所述第一三极管为pnp三极管。4.根据权利要求1所述的时钟芯片电路，其特征在于，所述输出电平转换电路包括第二三极管、第三三极管、第四电阻、第五电阻、第六电阻和第七电阻；所述第二三极管的发射极与所述时钟芯片的串行时钟输入引脚相连，所述第二三极管的基极与所述第四电阻的第一端相连，所述第四电阻的第二端接入2.5v直流电压电源，所述第二三极管的集电极与所述第六电阻的第一端以及clk-5v输出脚相连，所述第六电阻的第二端接入5v直流电压电源；所述第三三极管的发射极与所述时钟芯片的串行数据i/o引脚相连，所述第三三极管的基极与所述第五电阻的第一端相连，所述第五电阻的第二端接入2.5v直流电压电源，所述第三三极管的集电极与所述第七电阻的第一端以及sda-5v输出脚相连，所述第七电阻的第二端接入5v直流电压电源。5.根据权利要求4所述的时钟芯片电路，其特征在于，所述第四电阻、第五电阻、第六电阻和第七电阻的阻值均为1kω。6.根据权利要求1所述的时钟芯片电路，其特征在于，所述芯片起振电路包括晶振、第三电容和第四电容；所述第三电容的第一端和第四电容的第一端均接地，所述第三电容的第二端与所述晶振的第一端以及所述振荡器输入引脚相连，所述第四电容的第二端与所述晶振的第二端以及所述振荡器输出引脚相连。7.根据权利要求6所述的时钟芯片电路，其特征在于，所述第三电容和第四电容的电容量均小于100pf。8.根据权利要求1所述的时钟芯片电路，其特征在于，所述时钟芯片为pcf8563时钟芯片。
9.根据权利要求1所述的时钟芯片电路，其特征在于，所述直流电压源为2.5v直流电压源。10.弱电设备，其特征在于，包括权利要求1-9任一项所述的时钟芯片电路。

技术总结
本实用新型实施例公开了基于低压超级电容的时钟芯片电路和弱电设备，包括芯片起振电路、限压恒流电路、输出电平转换电路、时钟芯片和超级电容；超级电容的耐压为2.5V，时钟芯片包括振荡器输入引脚、振荡器输出引脚、正电源引脚、串行时钟输入引脚和串行数据I/O引脚；限压恒流电路与超级电容并联，用于限制超级电容的充电电压和充电电流；超级电容的正极与直流电压源以及正电源引脚相连；振荡器输入引脚和振荡器输出引脚分别与芯片起振电路的两端相连；串行时钟输入引脚和串行数据I/O引脚分别与输出电平转换电路的时钟信号输入引脚和串行数据输入引脚相连，以对时钟芯片的输出信号进行电平转换。本方案保证超级电容的使用寿命，维持良好供电状态。维持良好供电状态。维持良好供电状态。


技术研发人员：王成效 吴思朗 雷朋飞 宗毅
受保护的技术使用者：广东芬尼克兹节能设备有限公司
技术研发日：2021.11.30
技术公布日：2022/5/25