本发明涉及半导体器件相关，具体地说，涉及一种沟槽通孔制备工艺及半导体器件。
背景技术：
1、半导体集成电路(ic)制造中光刻技术关键步骤，光刻技术是利用光学-化学反应原理和化学/物理沟槽通孔制备工艺，将电路图形精确地传递复制到晶圆表面或介质层上，形成有效图形窗口或功能图形的工艺技术。
2、随着半导体集成电路技术的发展，在ic设计过程中，功能密度(即每个芯片面积的互连器件的数量)增加了，而几何尺寸变得更小。这种小型化处理(按比例缩放)基本上产生了优点，即可以提高生产效率并且可以降低相关的成本。但这种小型化同时导致ic的加工和制造的复杂性增加，并且需要ic制造中的类似进步，从而可以实现这些发展。原则上，随着几何尺寸的减小，常规的光刻工艺难以例如形成具有这些小尺寸的半导体特征。
3、需要说明的是，在上述背景技术部分公开的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域技术人员已知的现有技术的信息。
技术实现思路
1、针对现有技术中的问题，本发明的目的在于提供一种沟槽通孔制备工艺及半导体器件，该制备工艺可一次成型沟槽通孔结构，降低器件制造成本及提高制备良率。
2、本发明的第一方面提供了一种沟槽通孔制备工艺，所述沟槽通孔制备工艺包括以下步骤：
3、提供一基底和压印模板，所述基底内具有多个待连接结构，所述压印模板具有与目标沟槽通孔结构对应的凸起结构；
4、在所述基底上涂敷液相介质；
5、将所述压印模板的所述凸起结构与所述待连接结构对位；
6、将所述压印模板压在液相的所述介质层上，以除去所述基底上的位于所述沟槽通孔结构处的液相介质并形成与所述沟槽通孔结构对应的液相介质的凹起结构；
7、固化所述液相介质并获得固化后的所述凹起结构，并将所述压印模板和所述基底分离。
8、根据本发明的第一方面，所述沟槽通孔制备工艺还包括以下步骤：
9、去除所述凹起结构的底部的介质层。
10、根据本发明的第一方面，采用物理气相沉积预清洗工艺去除所述凹起结构的底部的介质层。
11、根据本发明的第一方面，固化液相的所述介质层的步骤为热处理液相的所述介质层，热处理的温度的300°～400°。
12、根据本发明的第一方面，所述液相介质为基于β-氯乙基倍半硅氧烷的甲氧基丙醇溶液。
13、根据本发明的第一方面，包括所述凹起结构的所述介质层的介电常数在3.2～3.6。
14、根据本发明的第一方面，所述压印模板的凸起结构的深度为h1，目标沟槽通孔结构的深度为h2，满足：
15、2％≤(h1-h2)/h2≤4％。
16、根据本发明的第一方面，在所述基底上涂敷的所述液相介质的厚度在7000埃～8000埃。
17、根据本发明的第一方面，固化液相的所述介质层并获得包括所述凹起结构的所述介质层的厚度在6000埃～7000埃。
18、本发明的第二方面提供了一种半导体器件，其特征在于，所述半导体器件设置有沟槽通孔结构，所述沟槽通孔结构采用所述的沟槽通孔制备工艺制备得到。
19、与现有技术相比，本发明的沟槽通孔制备工艺通过在设置有待连接结构的基底上制备液相介质层，利用气体压强方法使得压印模板的沟槽通孔结构转移至液相介质层，固化液相介质层后获得沟槽通孔结构，该方法无需频繁曝光蚀刻工艺就可一次成型沟槽通孔结构，降低器件制造成本及提高制备良率。
1.一种沟槽通孔制备工艺，其特征在于，所述沟槽通孔制备工艺包括以下步骤：
2.根据权利要求1所述的沟槽通孔制备工艺，其特征在于，所述沟槽通孔制备工艺还包括以下步骤：
3.根据权利要求2所述的沟槽通孔制备工艺，其特征在于，采用物理气相沉积预清洗工艺去除所述凹起结构的底部的介质层。
4.根据权利要求1所述的沟槽通孔制备工艺，其特征在于，固化液相的所述介质层的步骤为热处理液相的所述介质层，热处理的温度的300°～400°。
5.根据权利要求1所述的沟槽通孔制备工艺，其特征在于，所述液相介质为基于β-氯乙基倍半硅氧烷的甲氧基丙醇溶液。
6.根据权利要求1所述的沟槽通孔制备工艺，其特征在于，包括所述凹起结构的所述介质层的介电常数在3.2～3.6。
7.根据权利要求1所述的沟槽通孔制备工艺，其特征在于，所述压印模板的凸起结构的深度为h1，目标沟槽通孔结构的深度为h2，满足：
8.根据权利要求1所述的沟槽通孔制备工艺，其特征在于，在所述基底上涂敷的所述液相介质的厚度在7000埃～8000埃。
9.根据权利要求1所述的沟槽通孔制备工艺，其特征在于，固化液相的所述介质层并获得包括所述凹起结构的所述介质层的厚度在6000埃～7000埃。
10.一种半导体器件，其特征在于，所述半导体器件设置有沟槽通孔结构，所述沟槽通孔结构采用权利要求1至权利要求9中任意一项所述的沟槽通孔制备工艺制备得到。
