本发明属于集成电路，具体涉及一种时钟发生器及时钟信号产生方法。
背景技术：
1、在复杂的soc系统中，通常需要高速时钟信号来传输和接收信息，在典型的时钟系统中，高速时钟一般通过pll(锁相环)实现。但pll当中环路滤波器等模块所占面积通常较大，因此在一些低成本、面积要求的应用中，可使用rc张弛振荡器代替pll产生系统时钟。
2、传统的rc张弛振荡器结构如图1所示，时钟信号clk主要由电容cint的周期性充电、放电产生，使用充电电流icharge对电容cint充电，并将电容cint上的斜坡电压vc与电阻rint上的基准电压vref进行比较，当斜坡电压vc达到基准电压vref时，斜坡电压vc被复位并重新开始下一次充电，以此循环振荡。由于比较器的比较延迟及时钟通路上的其他延迟会随工艺(process)、电压(voltage)和温度(temperature)的变化较大，使rc张弛振荡器的振荡频率精度受限，尤其在越高的振荡频率中，这些延迟变化带来的影响更加显著，从而限制了此类rc张弛振荡器在高速系统中的应用。
3、为了减小上述各延迟对rc张弛振荡器的频率精度的影响，可以通过倍频电路将rc张弛振荡器的振荡时钟提高一倍后输出，得到更高速的输出时钟。常见的倍频电路如图2所示，一般通过异或门xor实现，时钟信号clk和其经过延迟单元dtime的一段时间延迟后产生的延迟时钟信号clkd同时接至异或门xor的两个输入端，可以从图3中看出，此时的时钟信号clk的上升沿、下降沿分别在异或门xor的输出端产生上升沿，以此方式得到频率等于时钟信号clk频率两倍的输出时钟clk_doub。
4、但在大多数系统中，对系统时钟的占空比(dutycycle)有一定约束和要求，若如图3需要将输出时钟clk_doub的占空比保持在50％，需要严格控制延迟时钟信号clkd的延迟时间为1/4个时钟周期(tclk)。但是，延迟单元dtime一般由反相器链构成，反相器的延迟随pvt的变化非常明显，即使输入时钟信号clk的占空比为50％，从图4中看出，随着反相器链延迟时间的偏移，延迟时钟信号clkd的延迟时间难以保持在1/4个时钟周期(tclk)，使得输出时钟clk_doub的占空比也难以保证。
5、公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。
技术实现思路
1、本发明的目的在于提供一种时钟发生器及时钟信号产生方法，其能够减少各种延迟对频率精度的影响，实现占空比稳定的输出时钟，以此适用于高速、高精度且占空比要求稳定的系统应用。
2、为了实现上述目的，本发明一具体实施例提供了一种时钟发生器，包括：第一振荡器、倍频器、第二振荡器和逻辑单元；
3、所述第一振荡器与第一电压相连以产生第一时钟信号，所述倍频器的输入端与第一振荡器的输出端相连，所述倍频器用于基于第一时钟信号产生倍频时钟信号，所述第二振荡器与第一电压相连以产生第二时钟信号，所述第二时钟信号的频率等于倍频时钟信号的频率，所述逻辑单元的第一输入端与倍频器的输出端相连，所述逻辑单元的第二输入端与第二振荡器的输出端相连，所述逻辑单元用于基于第二时钟信号和倍频时钟信号产生目标时钟信号。
4、在本发明的一个或多个实施例中，所述第二振荡器基于调节内部的充电电流以调节第二时钟信号相对于倍频时钟信号的相位，所述逻辑单元用于基于第二时钟信号的跳变沿和倍频时钟信号的跳变沿产生目标时钟信号。
5、在本发明的一个或多个实施例中，所述第一振荡器包括第一晶体管、第二晶体管、第一电阻、第一电容、第一开关和第一比较控制模块，所述第一晶体管的第一端和第二晶体管的第一端与第一电压相连，所述第一晶体管的控制端和第二晶体管的控制端与控制电压相连，所述第一晶体管的第二端与第一电阻的第一端相连，所述第二晶体管的第二端与第一电容的第一端以及第一开关的第一端相连，所述第一电阻的第二端、第一电容的第二端以及第一开关的第二端与第二电压相连，所述第一比较控制模块的第一端与第一电阻的第一端相连，所述第一比较控制模块的第二端与第一电容的第一端相连，所述第一比较控制模块基于第一电阻的第一端的电压和第一电容的第一端的电压产生用于控制第一开关闭合或断开的第一时钟信号。
6、在本发明的一个或多个实施例中，所述第二振荡器包括第三晶体管、电流型dac、第二电阻、第二电容、第二开关和第二比较控制模块，所述第三晶体管的第一端和电流型dac的第一端与第一电压相连，所述第三晶体管的第二端与第二电阻的第一端相连，所述第三晶体管的控制端用于接收控制电压，所述电流型dac的各控制端用于接收校准码、或者控制电压和校准码，所述电流型dac的第二端与第二电容的第一端以及第二开关的第一端相连，所述第二电阻的第二端、第二电容的第二端和第二开关的第二端与第二电压相连，所述电流型dac用于产生提供给第二电容充电的充电电流并基于校准码的控制调节充电电流，所述第二比较控制模块的第一输入端与第二电阻的第一端相连，所述第二比较控制模块的第二输入端与第二电容的第一端相连，所述第二比较控制模块用于基于第二电阻的第一端的电压和第二电容的第一端的电压产生用于控制第二开关闭合或断开的第二时钟信号。
7、在本发明的一个或多个实施例中，所述倍频器包括延迟单元和异或门，所述异或门的第一输入端与第一振荡器的输出端相连，所述异或门的第二输入端与延迟单元的输出端相连，所述延迟单元的输入端与第一振荡器的输出端相连，所述异或门的输出端用于输出倍频时钟信号。
8、在本发明的一个或多个实施例中，所述逻辑单元包括第一与非门和第二与非门，所述第一与非门的第一输入端与倍频器的输出端相连以接收倍频时钟信号，所述第一与非门的第二输入端与第二与非门的输出端相连，所述第二与非门的第一输入端与第一与非门的输出端相连，所述第二与非门的第二输入端与第二振荡器的输出端相连以接收第二时钟信号，所述第一与非门的输出端用于输出目标时钟信号。
9、在本发明的一个或多个实施例中，所述时钟发生器还包括占空比校准电路，所述占空比校准电路基于目标时钟信号和参考电压产生与用于调节充电电流的校准码相对应的调整指示信号。
10、在本发明的一个或多个实施例中，所述占空比校准电路包括滤波模块和比较输出模块，所述滤波模块的输入端与逻辑单元的输出端相连，所述比较输出模块的第一输入端与滤波模块的输出端相连，所述比较输出模块的第二输入端用于接收参考电压，所述比较输出模块的输出端输出调整指示信号。
11、本发明还公开了一种时钟信号产生方法，基于所述的时钟发生器，所述时钟信号产生方法包括：
12、基于第一时钟信号产生倍频时钟信号；
13、生成与倍频时钟信号的频率相同的第二时钟信号；
14、基于第二时钟信号的跳变沿和倍频时钟信号的跳变沿产生目标时钟信号。
15、在本发明的一个或多个实施例中，所述时钟信号产生方法包括：基于目标时钟信号的占空比与预设占空比的差值，调节第二时钟信号的相位。
16、与现有技术相比，本发明的时钟发生器及时钟信号产生方法，通过第一振荡器获得较低频的第一时钟信号，再通过倍频器对第一时钟信号进行倍频处理，通过第二振荡器获得与倍频器倍频处理得到的信号频率相同的第二时钟信号，通过逻辑单元基于第二时钟信号和第一时钟信号产生目标时钟信号，并可通过占空比校准电路进行占空比校准，以较小的设计代价实现高频、高精度且占空比稳定的高频目标时钟信号，从而能够更灵活地应用于高速系统当中。
1.一种时钟发生器，其特征在于，包括：第一振荡器、倍频器、第二振荡器和逻辑单元；
2.根据权利要求1所述的时钟发生器，其特征在于，所述第二振荡器基于调节内部的充电电流以调节第二时钟信号相对于倍频时钟信号的相位，所述逻辑单元用于基于第二时钟信号的跳变沿和倍频时钟信号的跳变沿产生目标时钟信号。
3.根据权利要求1所述的时钟发生器，其特征在于，所述第一振荡器包括第一晶体管、第二晶体管、第一电阻、第一电容、第一开关和第一比较控制模块，所述第一晶体管的第一端和第二晶体管的第一端与第一电压相连，所述第一晶体管的控制端和第二晶体管的控制端与控制电压相连，所述第一晶体管的第二端与第一电阻的第一端相连，所述第二晶体管的第二端与第一电容的第一端以及第一开关的第一端相连，所述第一电阻的第二端、第一电容的第二端以及第一开关的第二端与第二电压相连，所述第一比较控制模块的第一端与第一电阻的第一端相连，所述第一比较控制模块的第二端与第一电容的第一端相连，所述第一比较控制模块基于第一电阻的第一端的电压和第一电容的第一端的电压产生用于控制第一开关闭合或断开的第一时钟信号。
4.根据权利要求1所述的时钟发生器，其特征在于，所述第二振荡器包括第三晶体管、电流型dac、第二电阻、第二电容、第二开关和第二比较控制模块，所述第三晶体管的第一端和电流型dac的第一端与第一电压相连，所述第三晶体管的第二端与第二电阻的第一端相连，所述第三晶体管的控制端用于接收控制电压，所述电流型dac的各控制端用于接收控制电压和校准码，所述电流型dac的第二端与第二电容的第一端以及第二开关的第一端相连，所述第二电阻的第二端、第二电容的第二端和第二开关的第二端与第二电压相连，所述电流型dac用于产生提供给第二电容充电的充电电流并基于校准码的控制调节充电电流，所述第二比较控制模块的第一输入端与第二电阻的第一端相连，所述第二比较控制模块的第二输入端与第二电容的第一端相连，所述第二比较控制模块用于基于第二电阻的第一端的电压和第二电容的第一端的电压产生用于控制第二开关闭合或断开的第二时钟信号。
5.根据权利要求1所述的时钟发生器，其特征在于，所述倍频器包括延迟单元和异或门，所述异或门的第一输入端与第一振荡器的输出端相连，所述异或门的第二输入端与延迟单元的输出端相连，所述延迟单元的输入端与第一振荡器的输出端相连，所述异或门的输出端用于输出倍频时钟信号。
6.根据权利要求1所述的时钟发生器，其特征在于，所述逻辑单元包括第一与非门和第二与非门，所述第一与非门的第一输入端与倍频器的输出端相连以接收倍频时钟信号，所述第一与非门的第二输入端与第二与非门的输出端相连，所述第二与非门的第一输入端与第一与非门的输出端相连，所述第二与非门的第二输入端与第二振荡器的输出端相连以接收第二时钟信号，所述第一与非门的输出端用于输出目标时钟信号。
7.根据权利要求2所述的时钟发生器，其特征在于，所述时钟发生器还包括占空比校准电路，所述占空比校准电路基于目标时钟信号和参考电压产生与用于调节充电电流的校准码相对应的调整指示信号。
8.根据权利要求7所述的时钟发生器，其特征在于，所述占空比校准电路包括滤波模块和比较输出模块，所述滤波模块的输入端与逻辑单元的输出端相连，所述比较输出模块的第一输入端与滤波模块的输出端相连，所述比较输出模块的第二输入端用于接收参考电压，所述比较输出模块的输出端输出调整指示信号。
9.一种时钟信号产生方法，其特征在于：
10.根据权利要求9所述的时钟信号产生方法，其特征在于，所述时钟信号产生方法包括：
