本发明涉及半导体，具体涉及一种碳化硅基集成半导体器件及其制备方法。
背景技术：
1、绝缘栅双极晶体管(insulate gate bipolar transistor，igbt)结合了金属氧化物半导体场效应晶体管的高输入阻抗和双极性器件的高电流密度的优点，在半导体功率器件领域具有很大优势。硅基igbt的最大电压接近硅器件的极限，但是频率和工作温度也极大地限制了硅基igbt在这些领域的进一步发展。碳化硅(sic)作为新型宽禁带半导体材料，因其出色的物理、化学和电性能，在大功率半导体器件上具有广阔应用前景。
2、在实际应用中，igbt需要反并联二极管来处理反向电流，硅基igbt常采用体二极管来降低寄生电感，起到续流作用；但是对于碳化硅igbt，其材料带隙较宽，体二极管开启电压远高于硅基igbt，导通损耗大，碳化硅igbt的饱和压降高，在开关过程中电流冲击大，器件可靠性难以保证。
技术实现思路
1、有鉴于此，本发明提供了一种碳化硅基集成半导体器件及其制备方法，以解决igbt器件导通损耗大、饱和压降高，在开关过程中电冲击大，器件可靠性难以保证的问题。
2、第一方面，本发明提供了一种碳化硅基集成半导体器件，包括：衬底层、外延层、第一掺杂区、第二掺杂区、第三掺杂区、栅氧化层、栅极、势垒金属层、发射极和集电极。衬底层为第一导电类型；外延层位于衬底层的一侧表面上，外延层为与第一导电类型相反的第二导电类型；第一掺杂区位于外延层内，第一掺杂区为第一导电类型；第二掺杂区位于外延层内且与第一掺杂区间隔设置，第二掺杂区为第一导电类型；第三掺杂区位于第一掺杂区内，第三掺杂区为第二导电类型；栅氧化层设置在外延层背离衬底层的一侧表面，栅氧化层与外延层、第一掺杂区和第三掺杂区的表面接触；栅极位于栅氧化层背离衬底层的一侧表面上；势垒金属层设置在外延层背离衬底层的一侧表面，势垒金属层与外延层和第二掺杂区相接触，以形成肖特基接触；发射极与外延层与第三掺杂区相对远离栅氧化层的一侧相连接，以形成欧姆接触，发射极与栅氧化层和栅极隔离设置；集电极位于衬底层背离外延层的一侧表面。
3、本发明中，衬底层和外延层均选用宽禁带的碳化硅材料，具有更高的击穿场强、更高的固有温度、更高的导热系数和更高的载流子饱和漂移速度；在碳化硅外延层上将igbt芯片和sbd芯片高效融合集成为一颗芯片，sbd芯片的第二掺杂区与igbt芯片的第一掺杂区形成于同一外延层内，且sbd芯片的势垒金属层同样设置在tgbt芯片的外延层表面与第二掺杂区连通，共用外延层形成的漂移区以及集电极，载流子在外延层内漂移时，同时流经igbt芯片的第一掺杂区和sbd芯片的第二掺杂区；利用sbd芯片低正向阻抗、开关时延短的性能，无须进行模块合封即可高效实现igbt的功能。igbt作为具有电荷存储效应的双极性器件，在开关工作时具有sbd芯片更快的开关速度，sbd芯片有效减少igbt芯片承受的正反向电流冲击，而且有效降低igbt的饱和压降。
4、在一种可选的实施方式中，发射极与势垒金属层相连接，且覆盖势垒金属层。
5、本发明中，发射极覆盖势垒金属层，实现发射极与势垒金属层的并联，也即实现igbt芯片和sbd芯片的并联，保证集成芯片在开关工作时具有sbd芯片更快的开关速度，同时提高集成芯片耐压冲击，有效降低igbt芯片的饱和压降，提高集成芯片性能。
6、在一种可选的实施方式中，还包括：静电防护层，设置在栅极上；静电防护层包括多个相互串联的防护单元，任一防护单元包括第一子掺杂区和第二子掺杂区，第一子掺杂区和第二子掺杂区中，二者之一为第一导电类型，二者另一为第二导电类型。
7、本发明中，每一个防护单元包括掺杂类型相反的一个第一子掺杂区和一个第二子掺杂区，具体掺杂浓度、子掺杂区的数量根据需要的防护击穿电压能力在几伏到几十伏之间选择；静电防护层包括多个相互串联的防护单元，静电防护层与栅极并联设置，提高栅极的耐压性能，静电防护层中的每一个防护单元相当于一个耐压较低的二极管结构，当碳化硅基集成半导体器件中产生静电时，首先对耐压较小的防护单元产生冲击，多个防护单元消耗掉全部或者大部分的静电，进而保证栅极的正常运行，提高碳化硅基集成半导体器件的可靠性。
8、在一种可选的实施方式中，第一子掺杂区和第二子掺杂区的掺杂浓度范围为1e14cm-3～1e20cm-3，保证静电防护层对碳化硅基集成器件中栅极的有效保护。
9、在一种可选的实施方式中，还包括：钝化层，包覆于栅极和栅氧化层的外侧；发射极覆盖栅极和栅氧化层，钝化层适于隔离栅极、栅氧化层和发射极。
10、本发明中，钝化层可以采用二氧化硅(sio2)、氮化硅(sin)、聚酰亚胺(pia)复合结构等，以绝缘隔离发射极和栅极及栅氧化层。
11、在一种可选的实施方式中，还包括：设置在外延层背离衬底层的一侧的场氧化层，场氧化层与外延层和部分第二掺杂区接触，以隔离第二掺杂区和外部环境；场氧化层的一端接触发射极，发射极和场氧化层共同覆盖外延层背离衬底层的一侧表面。
12、本发明中，外延层背离衬底层的一侧表面裸露的碳化硅需要与外界隔离以保证材料性能，位于外延层内的第一掺杂区、第三掺杂区和igbt沟道所在的部分外延层组成的igbt芯片有源区，以及部分第二掺杂区和部分sbd沟道所在的部分外延层组成的sbd有源区被上方的发射极覆盖遮挡，igbt芯片有源区和sbd有源区之外的终端区域的碳化硅通过场氧化层与外部隔离，保证碳化硅外延层内载流子的正常流动，进而保证碳化硅基集成半导体器件的可靠性。
13、在一种可选的实施方式中，外延层包括中部区域和边缘区域，中部区域包括第一掺杂区、一部分第二掺杂区和一部分外延层，边缘区域包括另一部分第二掺杂区和另一部分外延层；第二掺杂区包括多个相互间隔的条状区域。
14、本发明中，外延层的中部区域为碳化硅基集成半导体器件的有源区，边缘区域为碳化硅基集成半导体器件的终端区域；第二掺杂区成型为多个间隔的条状区域，且各个条状区域可以具有相同的宽度，也可以具有不同的宽度，条状的结构更有助于减少与势垒金属层的接触电阻，减小碳化硅基集成半导体器件的饱和压降。
15、第二方面，本发明还提供一种碳化硅基集成半导体器件的制备方法，包括如下步骤：
16、形成衬底层，衬底层为第一导电类型；
17、在衬底层的一侧表面形成第二导电类型的外延层，第二导电类型与第一导电类型相反；
18、在外延层内形成第一导电类型的第一掺杂区和第二掺杂区，第一掺杂区和第二掺杂区间隔设置；
19、在第一掺杂区内形成第二导电类型的第三掺杂区；
20、在外延层背离衬底层的一侧表面形成栅氧化层，栅氧化层与外延层、第一掺杂区和第三掺杂区的表面接触；
21、在栅氧化层背离衬底层的一侧表面上形成栅极；
22、在外延层背离衬底层的一侧表面形成势垒金属层，势垒金属层与外延层和第二掺杂区相接触，以形成肖特基接触；
23、在外延层与第三掺杂区相对远离栅氧化层的一侧表面设置发射极，发射极与外延层和第三掺杂区形成欧姆接触，发射极与栅氧化层和栅极隔离设置；
24、在衬底层背离外延层的一侧形成集电极。
25、本发明中，采用上述方法制备碳化硅基集成半导体器件，在igbt芯片工艺流程中的适当位置添加sbd芯片的结构形成工艺，实现集成半导体器件的结构融合与性能融合，不改变原有工艺流程，具有良好的兼容性，保证加工效率；集成sbd芯片在igbt结构中可以大幅度降低导通时的饱和压降，加快开关过程的相应速度，故并联sbd芯片后的igbt芯片具有更好的开关响应。
26、在一种可选的实施方式中，在步骤在第一掺杂区内形成第二导电类型的第三掺杂区之后，且在步骤在外延层背离衬底层的一侧表面形成栅氧化层之前，还包括：
27、对部分第一掺杂区、部分第三掺杂区以及第二掺杂区进行第一离子掺杂，第一离子掺杂为第一导电类型的掺杂。
28、本发明中，通过遮挡部分的第一掺杂区、第三掺杂区和外延层，使另一部分的第一掺杂区和第三掺杂区，以及第二掺杂区露出，对露出的部分进行p型掺杂，此时的p型掺杂不会改变原有第三掺杂区的n型掺杂类型，但会对第一掺杂区和第二掺杂区内原有的p型掺杂进行浓度提高，以在第一掺杂区和第二掺杂区内形成具有p+掺杂和p-掺杂的混合区，提高载流子移动速率。
29、在一种可选的实施方式中，在步骤对部分第一掺杂区、部分第三掺杂区以及第二掺杂区进行第一离子掺杂之后，还包括：
30、对外延层的中部区域、第一掺杂区和第三掺杂区进行第二离子掺杂，第二离子掺杂为第二导电类型。
31、本发明中，通过遮挡外延层的终端区域，使外延层包括第一掺杂区、第三掺杂区、部分第二掺杂区和部分外延层的有源区露出，对露出的部分进行n型掺杂，此时的n型掺杂不会改变原有第一掺杂区和第二掺杂区的p型掺杂类型，仅使这两部分形成p+掺杂和p-掺杂的混合区，但会对第三掺杂区和外延层内原有的n型掺杂进行浓度提高，以在第三掺杂区和漂移内形成具有n+掺杂和n-掺杂的混合区，提高这两部分区域的载流子移动速率，降低有源区以及碳化硅基集成半导体器件的饱和压降。
32、在一种可选的实施方式中，在步骤对外延层的中部区域、第一掺杂区和第三掺杂区进行第二离子掺杂之后，还包括：
33、在外延层背离衬底层的一侧表面覆盖保护层；
34、在保护层一侧进行退火处理，以激活外延层内的杂质；
35、去除保护层。
36、本发明中，先在外延层表面覆盖一层保护层，之后对透过保护层对外延层进行高温退火处理来激活碳化硅内的杂质，最后再将保护层去除。保护层有效保护碳化硅材料免受高温损伤，能够减少硅逃逸，同时也能够消除离子注入带来的损伤。
37、在一种可选的实施方式中，在步骤去除保护层之后，且在步骤在外延层背离衬底层的一侧表面形成栅氧化层之前，还包括：
38、在外延层背离衬底层的一侧表面覆盖初始场氧化层；
39、对中部区域的初始场氧化层进行刻蚀，露出第一掺杂区、第三掺杂区和部分外延层，得到位于外延层的边缘区域的场氧化层。
40、在一种可选的实施方式中，在步骤在栅氧化层背离衬底层的一侧表面上形成栅极之后，且在步骤在外延层背离衬底层的一侧表面形成势垒金属层之前，还包括：
41、在栅极上形成静电防护层，静电防护层包括多个相互串联的防护单元，任一防护单元包括第一子掺杂区和第二子掺杂区，第一子掺杂区和第二子掺杂区中，二者之一为第一导电类型，二者另一为第二导电类型。
42、在一种可选的实施方式中，在步骤在栅极上形成静电防护层之后，且在步骤在外延层背离衬底层的一侧表面形成势垒金属层之前，还包括：
43、在栅极和栅氧化层的外侧包覆钝化层，以隔离栅极、栅氧化层和外部环境。
44、在一种可选的实施方式中，在步骤在栅极和栅氧化层的外侧包覆钝化层之后，且在步骤在外延层背离衬底层的一侧表面形成势垒金属层之前，还包括：
45、在外延层背离衬底层的一侧表面形成第一电极孔区，第一电极孔至少位于第三掺杂区；在第一电极孔区设置第一金属层；对第一金属层进行退火处理；去除第一金属层；
46、在外延层背离衬底层的一侧表面形成第二电极孔区，第二电极孔至少位于第二掺杂区；在第二电极孔区设置第二金属层；对第二金属层进行退火处理；去除第二金属层；
47、在步骤在外延层与第三掺杂区相对远离栅氧化层的一侧表面设置发射极之后，且在步骤在衬底层背离外延层的一侧形成集电极之前，还包括：在衬底层背离外延层的一侧表面形成第三电极孔区；在第三电极孔区设置第三金属层；对第三金属层进行退火处理；去除第三金属层。
48、本发明中，通过对势垒金属层、发射极以及集电极所在的部分区域进行电极孔区刻蚀，之后沉积一较薄的金属层，再对金属层进行加热退火，对金属层下方电极孔区的碳化硅进行工艺处理，进而便于较厚的金属电极与碳化硅形成稳定接触，保障碳化硅基集成半导体器件的可靠性。
1.一种碳化硅基集成半导体器件，其特征在于，包括：
2.根据权利要求1所述的碳化硅基集成半导体器件，其特征在于，所述发射极与所述势垒金属层相连接，且覆盖所述势垒金属层。
3.根据权利要求1所述的碳化硅基集成半导体器件，其特征在于，还包括：
4.根据权利要求3所述的碳化硅基集成半导体器件，其特征在于，所述第一子掺杂区和所述第二子掺杂区的掺杂浓度范围为1e14cm-3～1e20cm-3。
5.根据权利要求1所述的碳化硅基集成半导体器件，其特征在于，还包括：
6.根据权利要求1所述的碳化硅基集成半导体器件，其特征在于，还包括：
7.根据权利要求1所述的碳化硅基集成半导体器件，其特征在于，所述外延层包括中部区域和边缘区域，所述中部区域包括所述第一掺杂区、一部分所述第二掺杂区和一部分所述外延层，所述边缘区域包括另一部分所述第二掺杂区和另一部分所述外延层；所述第二掺杂区包括多个相互间隔的条状区域。
8.一种碳化硅基集成半导体器件的制备方法，其特征在于，包括如下步骤：
9.根据权利要求8所述的碳化硅基集成半导体器件的制备方法，其特征在于，在步骤在所述第一掺杂区内形成第二导电类型的第三掺杂区之后，且在步骤在所述外延层背离所述衬底层的一侧表面形成栅氧化层之前，还包括：
10.根据权利要求9所述的碳化硅基集成半导体器件的制备方法，其特征在于，在步骤对部分所述第一掺杂区、部分所述第三掺杂区以及所述第二掺杂区进行第一离子掺杂之后，还包括：
11.根据权利要求10所述的碳化硅基集成半导体器件的制备方法，其特征在于，在步骤对所述外延层的中部区域、所述第一掺杂区和所述第三掺杂区进行第二离子掺杂之后，还包括：
12.根据权利要求11所述的碳化硅基集成半导体器件的制备方法，其特征在于，在步骤去除所述保护层之后，且在步骤在所述外延层背离所述衬底层的一侧表面形成栅氧化层之前，还包括：
13.根据权利要求8所述的碳化硅基集成半导体器件的制备方法，其特征在于，在步骤在所述栅氧化层背离所述衬底层的一侧表面上形成栅极之后，且在步骤在所述外延层背离所述衬底层的一侧表面形成势垒金属层之前，还包括：
14.根据权利要求13所述的碳化硅基集成半导体器件的制备方法，其特征在于，在步骤在所述栅极上形成静电防护层之后，且在步骤在所述外延层背离所述衬底层的一侧表面形成势垒金属层之前，还包括：
15.根据权利要求14所述的碳化硅基集成半导体器件的制备方法，其特征在于，在步骤在所述栅极和所述栅氧化层的外侧包覆钝化层之后，且在步骤在所述外延层背离所述衬底层的一侧表面形成势垒金属层之前，还包括：
