集成TDC的双精度相位调节亚采样锁相环

    专利查询2025-06-18  28


    本发明属于集成电路,可应用于各种电子系统中的控制系统,用来提供稳定、精确的时钟和频率信号。


    背景技术:

    1、锁相环(phase-locked loop,pll)是一种自动控制系统,用于输出一个与参考时钟相位频率保持同步的信号,广泛应用于频率控制和信号处理方面。

    2、在通信系统及毫米波雷达系统中,时钟同步需要较短的锁定时间,确保信号的稳定性和可靠性。因此,实现快速锁定是pll系统的重要指标。本发明在具有低相位噪声的亚采样锁相环(sub-sampling pll,sspll)基础上,加入时间数字转换器(time-to-digitalconverter,tdc)模块减少相位差处理时间。辅助锁频环路进行初步频率锁定,tdc相位处理模块输出较小相差信号至鉴频鉴相器关闭锁频环路,最终由亚采样锁相环路对齐相位进行锁定。

    3、传统sspll结构不包含tdc相位处理模块,缺点如下:现有的sspll架构采用双环路结构,包括辅助锁频环路和亚采样环路。辅助锁频环路进行频率锁定,亚采样环路进行相位锁定。pfd_dz鉴相死区设置较大时,相位差很容易进入鉴相死区,辅助环路虽然在短时间内关闭,但由于送入亚采样环路的相位差很大,亚采样环路需要长时间推动相位对齐,完成锁定。pfd_dz死区设置很小时,辅助环路需要长时间推动相位减小相差,使pfd_dz进入鉴相死区,辅助环路停止工作。虽然进入亚采样环路的相位差很小,亚采样环路可以在短时间完成相位锁定。但是死区设置太小,会存在相位噪声积累、电荷泵非理想性因素,使相位差冲出死区,导致辅助环路再次工作,锁定时间增加。

    4、传统sspll架构会引入鉴相死区,使sspll在锁定后分频器n不再参与环路工作,虽然解决pfd、cp及分频器的噪声传到pll输出时被扩大n2倍的问题,但辅助环路进入死区以及亚采样环路相位锁定的过程会花费较长时间,导致系统的锁定时间延长,难以满足快速锁定的发展需求。


    技术实现思路

    1、本发明通过tdc相位处理模块减少相位锁定时间,最终达到减小sspll锁定时间的目的。

    2、为了实现上述目的,本发明的技术方案如下:集成tdc的双精度相位调节亚采样锁相环,其特征在于,所述锁相环包括辅助频率锁定环路、亚采样锁相环路及tdc相位处理模块;

    3、其中,亚采样锁相环路包括依次相连的亚采样鉴相器、亚采样电荷泵、环路滤波器以及压控振荡器;

    4、辅助频率锁定环路包括带死区鉴相器和电荷泵,

    5、tdc相位处理模块包括两个m_bit串行寄存器、低精度延时链和高精度延时链模块,减小环路相位对齐所需的时间,两个m_bit串行寄存器输出控制信号控制反馈时钟的延时选择,进而低精度延时链和高精度延时链模块依次执行相位粗调和细调操作。

    6、其中,锁相环开始工作时,参考时钟与反馈时钟频率相位均不同步,辅助锁频环路中带死区鉴频鉴相器(phase frequency detector_dead zone,pfd_dz)检测相差产生充电up信号和放电dn信号并输出到电荷泵,电荷泵(chargepump,cp)将up、dn信号转化为充放电电流iup2/idn2,并输出到环路滤波器;

    7、亚采样鉴相器(sub-samplingphasedetector,sspd)使用低频参考信号对vco高频输出信号进行采样,将两信号的过零点相位差转化为采样电压差vsamn/vsamp传送到亚采样电荷泵,亚采样电荷泵(sub-samplingcharge pump,sscp)使用跨导输入对管将sspd产生的电压差转化为充放电电流iup1/idn1,iup2/idn2和iup1/idn1经环路滤波器(loop filter,lpf)输出控制电压vctrl到压控振荡器,

    8、周期调节压控振荡器(voltage controlled oscillators,vco)的振荡频率,使反馈时钟与参考时钟频率相等,当反馈时钟与参考时钟频率相等且相位差小于死区时,cp的输出电流iup2/idn2为零,辅助锁频环路关闭,亚采样环路推动相位减小相差,达到锁定状态。

    9、锁相环sspll开始工作时,辅助锁频环路、亚采样锁相环路和tdc相位处理模块均有效,辅助锁频环路开始积累相位并进行频率锁定,tdc相位处理模块通过双路精度延时链减小反馈时钟与参考时钟的相位差,pfd_dz模块接收到tdc输出的反馈时钟2,此时参考时钟与tdc输出的反馈时钟2相位差小于鉴相死区,辅助锁频环路中的电荷泵cp输出电流iup2=idn2=0,辅助锁频环路关闭,sspll通过低频参考时钟捕捉高频信号过零点实现亚采样,在亚采样鉴相器sspd中,参考时钟对vco差分输出的高频信号进行采样,将相位差转变为两个采样电压vsamp、vsamn,采样电压vsamp、vsamn通过亚采样跨导电荷泵sscp转换为电流iup1、idn1:

    10、iup1=gmvsamn;

    11、idn1=gmvsamp;

    12、iup1、idn1注入lpf中进行充放电,消除高频噪声,产生更加稳定的调谐电压vctrl。当参考时钟的过零点与vco输出信号的过零点对齐时,sspd输出的采样电压vsamp、vsamn相等,sscp的充电电流和放电电流相等,即iup1=idn1,注入lpf中的电荷为零,因此调谐电压vctrl保持不变,环路进入锁定状态。

    13、reg_coarse寄存器和低精度延时链模块工作产生反馈时钟1,送入reg_fine寄存器和高精度延时链模块,最终输出与参考时钟相位差较小的反馈时钟2。

    14、m_bit串行寄存器与不同精度延时链之间工作流程如下:

    15、①tdc开始工作时,串行寄存器reg_coarse和reg_fine复位信号rst_n为高电平,低精度延时链输入端接收参考时钟与反馈时钟,

    16、②低精度延时链对反馈时钟进行逐级延时,通过逻辑电路输出目标延时处高电平信号tdc_coarse[n],

    17、③reg_coarse接收到tdc_coarse[n]信号,输出延时控制信号del_c[0~n-1]送入低精度延时链模块,

    18、④低精度延时链模块根据延时控制信号del_c[0~n-1]选择对应延时后的波形,输出反馈时钟1给下一级高精度延时链模块,

    19、⑤高精度延时链模块接收到反馈时钟1,对反馈时钟1进行再一步精细延时,同样通过逻辑电路输出目标延时处高电平信号tdc_fine[n],

    20、⑥reg_fine接收到tdc_fine[n]信号,输出延时控制信号del_f[0~n-1]送入高精度延时链模块,

    21、⑦高精度延时链模块根据延时控制信号del_f[0~n-1]选择对应延时的波形,输出反馈时钟2,

    22、⑧反馈时钟2与参考时钟进入带死区鉴相器模块,此时较小的相位差可以直接进入鉴相死区,关闭辅助锁频环路。tdc相位处理器模块结束工作。

    23、m_bit串行寄存器reg_coarse/fine模块:实现了一个m位输入tdc_coarse/fine[m-1:0]和延迟选择输出del_c/f[m-1:0]的寄存器,根据不同的输入信号状态控制内部定义数组的值,从而实现寄存器数据的加载和保持功能,模块的工作流程如下:

    24、①检查rst_n信号和vclk信号,如果两个信号都为低电平,则清空寄存器,输出del_c/f[m-1:0]的值全为0,

    25、②如果rst_n和vclk信号为高电平,检查输入信号第一位tdc_coarse/fine[0],如果为高电平,重复上一步清空寄存器,输出del_c/f[m-1:0]的值全为0,

    26、③如果tdc_coarse/fine[0]信号为低电平,设置变量i循环检查tdc_coarse/fine[1]到tdc_coarse/fine[m-1]信号高电平情况,更新寄存器的值,

    27、④当i大于等于m-1时,结束循环,将寄存器reg_coarse/fine的值输出到del_c/f[m-1:0]。

    28、主要功能由vclk时钟信号驱动,rst_n复位信号低电平有效进行复位。当输入信号tdc_coarse/fine[n]为高电平时,将寄存器输出信号的前n位设置为高电平,其余位为低电平输出。例如,输入信号tdc_coarse/fine[2]为高电平时,寄存器的前2位设置为1,其余位清零,输出m’b00000......0011,该信号作为下一级延时链模块的输入信号,控制对应延时波形输出。如果输入信号tdc_coarse/fine[m-1]为高电平,将寄存器的前m-1位设置为1,最后一位清零,输出m’b01111......1111信号作为下一级延时链模块输入信号,控制对应延时波形输出。

    29、低精度/高精度延时链模块由ps级单位延时链、d触发器、选择器和逻辑门组成,实现了ps级的精度相位调节,保证输出相位差小,兼容高量化精度的同时输出时钟相位差可直接进入鉴相死区,关闭辅助锁频环路,延时链模块包含多个延时单元。

    30、相对于现有技术,本发明优点如下:1)本发明利用tdc测量反馈时钟和参考时钟之间的相位差,并根据这些测量结果通过低精度和高精度双路延时链减小相差,从而加速sspll的锁定过程,减少sspll从未锁定状态到锁定状态的时间;2)通过tdc的精确相位测量,sspll能够实现更精细的相位调节,从而满足高精度应用的需求;3)sspll和tdc通过实时测量信号的相位和频率,在存在噪声或干扰的情况下,系统可以更好地适应外部变化,并保持稳定的锁定状态;4)tdc模块的精确相位测量,可以实现ps级的相位调节,显著提sspll的相位检测精度,实现更高的频率稳定性和精度。


    技术特征:

    1.集成tdc的双精度相位调节亚采样锁相环,其特征在于,所述锁相环包括辅助频率锁定环路、亚采样锁相环路及tdc相位处理模块;

    2.根据权利要求1所述的集成tdc的双精度相位调节亚采样锁相环,其特征在于,开始工作时,参考时钟与反馈时钟频率相位均不同步,辅助锁频环路中带死区鉴频鉴相器(phase frequency detector_dead zone,pfd_dz)检测相差产生充电up信号和放电dn信号并输出到电荷泵,电荷泵(chargepump,cp)将up、dn信号转化为充放电电流iup2/idn2,并输出到环路滤波器;

    3.根据权利要求1所述的集成tdc的双精度相位调节亚采样锁相环,其特征在于,sspll开始工作时,辅助锁频环路、亚采样锁相环路和tdc相位处理模块均有效,辅助锁频环路开始积累相位并进行频率锁定,tdc相位处理模块通过双路精度延时链减小反馈时钟与参考时钟的相位差,pfd_dz模块接收到tdc输出的反馈时钟2,此时参考时钟与tdc输出的反馈时钟2相位差小于鉴相死区,辅助锁频环路中的电荷泵cp输出电流iup2=idn2=0,辅助锁频环路关闭,sspll通过低频参考时钟捕捉高频信号过零点实现亚采样,在亚采样鉴相器sspd中,参考时钟对vco差分输出的高频信号进行采样,将相位差转变为两个采样电压vsamp、vsamn,采样电压vsamp、vsamn通过亚采样跨导电荷泵sscp转换为电流iup1、idn1:

    4.根据权利要求1所述的集成tdc的双精度相位调节亚采样锁相环,其特征在于,reg_coarse寄存器和低精度延时链模块工作产生反馈时钟1,送入reg_fine寄存器和高精度延时链模块,最终输出与参考时钟相位差较小的反馈时钟2。

    5.根据权利要求1所述的集成tdc的双精度相位调节亚采样锁相环,其特征在于,

    6.根据权利要求1所述的集成tdc的双精度相位调节亚采样锁相环,其特征在于,m_bit串行寄存器reg_coarse/fine模块:实现了一个m位输入tdc_coarse/fine[m-1:0]和延迟选择输出del_c/f[m-1:0]的寄存器,根据不同的输入信号状态控制内部定义数组的值,从而实现寄存器数据的加载和保持功能,模块的工作流程如下:

    7.根据权利要求1所述的集成tdc的双精度相位调节亚采样锁相环,其特征在于,低精度/高精度延时链模块由ps级单位延时链、d触发器、选择器和逻辑门组成,ps级单位延时链模块逐级延时、d触发器模块使用参考时钟上升沿对每级延时采样一次、选择器和逻辑门选择对应延时后的波形输出,实现了ps级的精度相位调节,保证输出相位差小,兼容高量化精度的同时输出时钟相位差可直接进入鉴相死区,关闭辅助锁频环路,延时链模块包含多个延时单元。


    技术总结
    本申请涉及一种集成TDC的双精度相位调节亚采样锁相环,所述锁相环包括辅助频率锁定环路、亚采样锁相环路及TDC相位处理模块,其中,亚采样锁相环路包括依次相连的亚采样鉴相器、亚采样电荷泵、环路滤波器以及压控振荡器;辅助频率锁定环路包括带死区鉴相器和电荷泵,TDC相位处理模块包括两个m_bit串行寄存器、低精度延时链和高精度延时链模块,减小环路相位对齐所需的时间;本发明利用TDC测量反馈时钟和参考时钟之间的相位差,并根据这些测量结果通过低精度和高精度双路延时链减小相差,实现快速而精确的锁定。

    技术研发人员:安欣悦,汤加跃,张瑛,赵宇,任静,梁玉佳
    受保护的技术使用者:南京邮电大学
    技术研发日:
    技术公布日:2024/11/26
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