本申请属于半导体，尤其涉及一种外延结构及制作方法、显示芯片。
背景技术：
1、ingan基micro-led芯片中，通过控制in组分的含量可以使ingan的带隙覆盖可见光波长，实现ingan基全彩显示。但是，目前ingan量子点的生长方式无法做到高in组分ingan量子点的可控生长，使得量子点存在缺陷密度高、分布不均匀、分布密度低、in组分并入困难等问题，进而导致发光效率低下。
技术实现思路
1、本申请旨在至少解决现有技术中存在的技术问题之一。为此，本申请提出一种外延结构及制作方法、显示芯片，能够实现低缺陷密度、均匀分布、分布密度可调且掺杂组分可调的量子点，提高显示芯片的发光效率。
2、第一方面，本申请提供了一种外延结构，包括：
3、第一掺杂半导体层，所述第一掺杂半导体层的一侧具有均匀分布的第一凹陷；
4、量子点结构，位于所述第一掺杂半导体层靠近所述第一凹陷的一侧，所述量子点结构包括第一量子点层，所述第一量子点层包括位于所述第一凹陷内且均匀分布的第一量子点；
5、第二掺杂半导体层，位于所述量子点结构背离所述第一掺杂半导体层的一侧。
6、根据本申请的外延结构，第一掺杂半导体层的一侧具有凹陷，量子点位于凹陷内，可以释放外延膜层内部由位错引起的应力，减小量子点层的位错密度，提高量子点的晶体质量，且凹陷均匀分布，使得位于凹陷内的量子点均匀分布，通过调控凹陷的位置、密度、尺寸等，可以实现量子点的分布位置和分布密度的调控，且位于凹陷内的量子点有助于防止掺杂组分(如in组分)的析出，允许更高比例组分掺杂，提高显示芯片的发光效率。
7、根据本申请的一个实施例，所述第一掺杂半导体层靠近所述第一凹陷的一侧还具有位于所述第一凹陷之间的第一凸起，所述第一量子点层还包括位于所述第一凸起上的第二量子点。
8、根据本申请的一个实施例，所述第一凸起均匀分布，所述第二量子点均匀分布。
9、根据本申请的一个实施例，所述第一量子点的高度小于或等于所述第一凹陷的深度。
10、根据本申请的一个实施例，所述第一掺杂半导体层包括缓冲层，所述缓冲层靠近所述量子点结构的一侧具有均匀分布的凹槽，所述第一凹陷包括所述凹槽。
11、根据本申请的一个实施例，所述第一掺杂半导体层包括缓冲层，以及位于所述缓冲层与所述量子点结构之间的保护层；
12、所述缓冲层靠近所述量子点结构的一侧具有均匀分布的凹槽，所述保护层背离所述缓冲层的一侧形成有与所述凹槽相对应的凹陷，所述第一凹陷包括所述保护层形成的凹陷。
13、根据本申请的一个实施例，所述凹槽的横截面呈正多边形和圆形中的任意一种，所述凹槽的纵截面呈矩形和倒梯形中的任意一种。
14、根据本申请的一个实施例，所述量子点结构还包括交叠设置在所述第一量子点层与所述第二掺杂半导体层之间的帽层和第二量子点层；
15、所述帽层背离所述第一掺杂半导体层的一侧形成有与所述第一凹陷相对应的第二凹陷，所述第二量子点层包括位于所述第二凹陷内且均匀分布的第三量子点。
16、根据本申请的一个实施例，所述第二掺杂半导体层包括：
17、电子阻挡层，位于所述量子点结构背离所述第一掺杂半导体层的一侧；
18、电流拓展层，位于所述电子阻挡层背离所述量子点结构的一侧。
19、第二方面，本申请提供了一种显示芯片，包括上述第一方面所述的外延结构。
20、第三方面，本申请提供了一种外延结构的制作方法，包括：
21、在所述基底的一侧形成第一掺杂半导体层，所述第一掺杂半导体层背离所述基底的一侧具有均匀分布的第一凹陷；
22、在所述第一掺杂半导体层背离所述基底的一侧形成量子点结构，所述量子点结构包括第一量子点层，所述第一量子点层包括位于所述第一凹陷内且均匀分布的第一量子点；
23、在所述量子点结构背离所述第一掺杂半导体层的一侧形成第二掺杂半导体层。
24、根据本申请的一个实施例，所述第一掺杂半导体层靠近所述第一凹陷的一侧还具有位于所述第一凹陷之间的第一凸起，所述第一量子层还包括位于所述第一凸起上的第二量子点。
25、根据本申请的一个实施例，所述第一掺杂半导体层包括缓冲层；
26、所述在所述基底的一侧形成第一掺杂半导体层，包括：
27、在所述基底的一侧形成所述缓冲层；
28、在所述缓冲层背离所述基底的一侧形成均匀分布的凹槽，所述第一凹陷包括所述凹槽。
29、根据本申请的一个实施例，所述第一掺杂半导体层包括缓冲层和保护层；
30、所述在所述基底的一侧形成第一掺杂半导体层，包括：
31、在所述基底的一侧形成所述缓冲层；
32、在所述缓冲层背离所述基底的一侧形成均匀分布的凹槽；
33、在所述缓冲层背离所述基底的一侧形成所述保护层，且所述保护层填充所述凹槽，以在所述保护层背离所述缓冲层的一侧形成与所述凹槽相对应的凹陷，所述第一凹陷包括所述保护层形成的凹陷。
34、根据本申请的一个实施例，所述量子点结构还包括交叠设置在所述第一量子点层与所述第二掺杂半导体层之间的帽层和第二量子点层；
35、所述帽层背离所述第一掺杂半导体层的一侧形成有与所述第一凹陷相对应的第二凹陷，所述第二量子点层包括位于所述第二凹陷内的第三量子点。
36、本申请实施例中的上述一个或多个技术方案，至少具有如下技术效果之一：
37、第一掺杂半导体层的一侧具有凹陷，量子点位于凹陷内，可以释放外延膜层内部由位错引起的应力，减小量子点层的位错密度，提高量子点的晶体质量，且凹陷均匀分布，使得位于凹陷内的量子点均匀分布，通过调控凹陷的位置、密度和尺寸等，可以实现量子点的分布位置和分布密度的调控，且位于凹陷内的量子点有助于防止掺杂组分(如in组分)的析出，允许更高比例组分掺杂，提高显示芯片的发光效率；
38、进一步地，保护层的设置可以避免在缓冲层中刻蚀凹槽导致刻蚀损失、光刻胶残留等问题对量子点层晶体质量造成破坏，保护层可以作为预应变层，在保证缓冲层的图形特征的基础上，可以作为缓冲层的延续或者应力释放层，且保护层可以防止外延层界面的突变对量子点层晶体质量的不利影响。
39、本申请的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。
1.一种外延结构，其特征在于，包括：
2.根据权利要求1所述的外延结构，其特征在于，所述第一掺杂半导体层靠近所述第一凹陷的一侧还具有位于所述第一凹陷之间的第一凸起，所述第一量子点层还包括位于所述第一凸起上的第二量子点。
3.根据权利要求2所述的外延结构，其特征在于，所述第一凸起均匀分布，所述第二量子点均匀分布。
4.根据权利要求2所述的外延结构，其特征在于，所述第一量子点的高度小于或等于所述第一凹陷的深度，所述第一量子点的高度大于或等于所述第二量子点的高度。
5.根据权利要求1所述的外延结构，其特征在于，所述第一掺杂半导体层包括缓冲层，所述缓冲层靠近所述量子点结构的一侧具有均匀分布的凹槽，所述第一凹陷包括所述凹槽。
6.根据权利要求1所述的外延结构，其特征在于，所述第一掺杂半导体层包括缓冲层，以及位于所述缓冲层与所述量子点结构之间的保护层；
7.根据权利要求5或6所述的外延结构，其特征在于，所述凹槽的横截面呈正多边形和圆形中的任意一种，所述凹槽的纵截面呈矩形和倒梯形中的任意一种。
8.根据权利要求1所述的外延结构，其特征在于，所述量子点结构还包括交叠设置在所述第一量子点层与所述第二掺杂半导体层之间的帽层和第二量子点层；
9.根据权利要求1所述的外延结构，其特征在于，所述第二掺杂半导体层包括：
10.一种显示芯片，包括如权利要求1-9任一项所述的外延结构。
11.一种外延结构的制作方法，其特征在于，包括：
12.根据权利要求11所述的外延结构的制作方法，其特征在于，所述第一掺杂半导体层靠近所述第一凹陷的一侧还具有位于所述第一凹陷之间的第一凸起，所述第一量子层还包括位于所述第一凸起上的第二量子点。
13.根据权利要求11所述的外延结构的制作方法，其特征在于，所述第一掺杂半导体层包括缓冲层；
14.根据权利要求11所述的外延结构的制作方法，其特征在于，所述第一掺杂半导体层包括缓冲层和保护层；
15.根据权利要求11-14任一项所述的外延结构的制作方法，其特征在于，所述量子点结构还包括交叠设置在所述第一量子点层与所述第二掺杂半导体层之间的帽层和第二量子点层；
