本公开涉及半导体，涉及但不限于一种数据传输电路及存储器。
背景技术：
1、随着当今科学技术的不断发展，半导体器件被广泛地应用于各种电子设备和电子产品。例如，动态随机存取存储器(dynamic random access memory，dram)，静态随机存取存储器(static random access memory，sram)以及nand存储器等，都是计算机中常用的半导体存储器件。
2、近年来，消费市场对于存储器传输速度的要求不断提高，使得存储器的功耗控制面临了新的挑战。通常，存储器通过zq校准(zq calibration)来调节数据输入输出电路的阻抗，以保持数据信号的完整性。因此，如何在保证数据信号的传输速率和完整性的同时，降低存储器的功耗，成为了业界亟待解决的问题。
技术实现思路
1、有鉴于此，本公开实施例提供了一种数据传输电路及存储器。
2、本公开实施例提供了一种数据传输电路，包括校准电路和输出电路，所述校准电路连接所述输出电路；所述校准电路包括：校准控制电路，用于生成并输出校准码；校准单元，包括多组串联的第一晶体管和第二晶体管；所述第一晶体管的栅极连接所述校准控制电路，并用于接收所述校准码；所述校准控制电路还用于通过所述校准码控制多个所述第一晶体管的导通或截止，以将所述校准单元的电阻值调整为标准电阻值；所述第一晶体管导通时栅极上的第一工作电压小于所述第二晶体管导通时栅极上的第二工作电压。
3、在一些实施例中，所述输出电路包括：与所述校准单元结构相同的上拉驱动单元和下拉驱动单元；所述上拉驱动单元和所述下拉驱动单元连接在第一电压端和第二电压端之间；所述下拉驱动单元包括多组串联的第三晶体管和第四晶体管，所述上拉驱动单元包括多组串联的第五晶体管和第六晶体管；所述第三晶体管、所述第五晶体管与所述第一晶体管相同，所述第四晶体管、所述第六晶体管与所述第二晶体管相同；所述第四晶体管、所述第六晶体管的栅极连接所述校准控制电路，并用于接收所述校准码；所述第三晶体管、所述第五晶体管的栅极用于接收数据信号；所述第三晶体管远离所述第四晶体管的一端连接数据传输端，所述第五晶体管远离所述第六晶体管的一端连接所述数据传输端；所述校准控制电路还用于通过所述校准码控制所述第四晶体管和所述第六晶体管的导通或截止，以将所述上拉驱动单元和所述下拉驱动单元的电阻值调整为标准电阻值；所述输出电路用于通过所述数据传输端输出校准后的所述数据信号。
4、在一些实施例中，所述校准电路还包括：电压转换器，连接在所述校准控制电路与所述输出电路之间；所述电压转换器用于将所述校准码的电压由所述第一工作电压转换为所述第二工作电压。
5、在一些实施例中，所述第四晶体管的第一端连接所述第二电压端，所述第四晶体管的第二端连接所述第三晶体管的第一端，所述第三晶体管的第二端连接所述数据传输端；所述第六晶体管的第一端连接所述第一电压端，所述第六晶体管的第二端连接所述第五晶体管的第一端，所述第五晶体管的第二端连接所述数据传输端。
6、在一些实施例中，所述校准单元包括：下拉校准单元和上拉校准单元；所述上拉校准单元连接在所述第一电压端与检测节点之间，所述下拉校准单元连接在所述第二电压端与所述检测节点之间；所述下拉校准单元与所述下拉驱动单元结构相同；所述上拉校准单元与所述上拉驱动单元结构相同；所述校准码包括：第一校准码和第二校准码；所述校准控制电路还配置为根据从所述检测节点获取的电压值，生成并输出变化的预校准码，以调整所述校准单元的电阻值；在所述下拉校准单元的电阻值等于所述标准电阻值时，所述校准控制电路确定所述预校准码为所述第一校准码；在所述上拉校准单元的电阻值等于所述标准电阻值时，所述校准控制电路确定所述预校准码为所述第二校准码。
7、在一些实施例中，所述检测节点包括第一节点和第二节点，所述校准电路还包括：外部电阻，用于提供所述标准电阻值；所述下拉校准单元包括：第一下拉校准单元和第二下拉校准单元；所述第一下拉校准单元和所述外部电阻连接在所述第一电压端和所述第二电压端之间；所述第一下拉校准单元和所述外部电阻之间具有所述第一节点；所述第二下拉校准单元和所述上拉校准单元连接在所述第一电压端和所述第二电压端之间；所述第二下拉校准单元和所述上拉校准单元之间具有所述第二节点；所述校准控制电路具体用于在所述第一节点的第一电压等于第一参考电压时，将所述预校准码锁存为所述第一校准码；所述校准控制电路还用于将所述第一校准码输出至所述第二下拉校准单元，并在所述第二节点的第二电压等于第二参考电压时，将所述预校准码锁存为所述第二校准码。
8、在一些实施例中，所述校准控制电路包括：电压产生电路，包括用于输出所述第一参考电压的第一输出端和用于输出所述第二参考电压的第二输出端；比较器，用于比较所述第一电压与所述第一参考电压以输出第一比较信号，或者比较所述第二电压与所述第二参考电压以输出第二比较信号；校准码产生电路，连接所述比较器；所述校准码产生电路用于生成变化的所述预校准码；所述校准码产生电路还用于根据所述第一比较信号，将所述预校准码锁存为所述第一校准码，以及根据所述第二比较信号，将所述预校准码锁存为所述第二校准码；校准选择电路，连接所述比较器和所述校准码产生电路；所述校准选择电路用于输出选择信号，以选择比较所述第一电压与所述第一参考电压，或比较所述第二电压与所述第二参考电压；第一选择单元，所述第一选择单元的输入端连接所述第一节点和所述第二节点，所述第一选择单元的输出端连接所述比较器，所述第一选择单元的选择端连接所述校准选择电路；所述第一选择单元用于根据所述选择信号，选择所述第一电压或所述第二电压以输出至所述比较器；第二选择单元，所述第二选择单元的输入端连接所述电压产生电路的第一输出端和第二输出端，所述第二选择单元的输出端连接所述比较器，所述第二选择单元的选择端连接所述校准选择电路；所述第二选择单元用于根据所述选择信号，选择所述第一参考电压或所述第二参考电压以输出至所述比较器。
9、在一些实施例中，所述第一晶体管、所述第三晶体管和所述第五晶体管的栅极氧化层具有第一厚度，所述第二晶体管、所述第四晶体管和所述第六晶体管的栅极氧化层具有第二厚度，所述第一厚度小于所述第二厚度。
10、本公开实施例提供了另一种数据传输电路，包括校准电路和输出电路，所述校准电路连接所述输出电路；所述校准电路包括：校准控制电路，用于生成并输出校准码；校准单元，连接在检测节点与第一电压端或所述检测节点与第二电压端之间；所述校准单元包括多组串联的第一晶体管和第二晶体管；所述第一晶体管连接在所述第二晶体管和所述检测节点之间；所述第一晶体管的栅极连接所述校准控制电路，并用于接收所述校准码；所述校准控制电路还用于根据从所述检测节点获取的电压值生成所述校准码，并通过所述校准码控制多个所述第一晶体管的导通或截止，以将所述校准单元的电阻值调整为标准电阻值。
11、在一些实施例中，所述输出电路包括：与所述校准单元结构相同的上拉驱动单元和下拉驱动单元；所述下拉驱动单元包括多组串联的第三晶体管和第四晶体管，所述上拉驱动单元包括多组串联的第五晶体管和第六晶体管；所述第三晶体管、所述第五晶体管与所述第一晶体管相同，所述第四晶体管、所述第六晶体管与所述第二晶体管相同；所述第四晶体管、所述第六晶体管的栅极连接所述校准控制电路，并用于接收所述校准码；所述第三晶体管、所述第五晶体管的栅极用于接收数据信号；所述第三晶体管远离所述第四晶体管的一端连接数据传输端，所述第五晶体管远离所述第六晶体管的一端连接所述数据传输端；所述校准控制电路还用于通过所述校准码控制所述第四晶体管和所述第六晶体管的导通或截止，以将所述上拉驱动单元和所述下拉驱动单元的电阻值调整为标准电阻值；所述输出电路用于通过所述数据传输端输出校准后的所述数据信号。
12、在一些实施例中，所述第一晶体管导通时栅极上的第一工作电压小于所述第二晶体管导通时栅极上的第二工作电压。
13、在一些实施例中，所述校准电路还包括：电压转换器，连接在所述校准控制电路与所述输出电路之间；所述电压转换器用于将所述校准码的电压由所述第一工作电压转换为所述第二工作电压。
14、在一些实施例中，所述校准单元包括：下拉校准单元和上拉校准单元；所述下拉校准单元与所述下拉驱动单元结构相同；所述上拉校准单元与所述上拉驱动单元结构相同；所述校准码包括：第一校准码和第二校准码；所述校准控制电路还配置为根据从所述检测节点获取的电压值，生成并输出变化的预校准码，以调整所述校准单元的电阻值；在所述下拉校准单元的电阻值等于所述标准电阻值时，所述校准控制电路确定所述预校准码为所述第一校准码；在所述上拉校准单元的电阻值等于所述标准电阻值时，所述校准控制电路确定所述预校准码为所述第二校准码。
15、在一些实施例中，所述检测节点包括第一节点和第二节点，所述校准电路还包括：外部电阻，用于提供所述标准电阻值；所述下拉校准单元包括：第一下拉校准单元和第二下拉校准单元；所述第一下拉校准单元和所述外部电阻连接在所述第一电压端和所述第二电压端之间；所述第一下拉校准单元和所述外部电阻之间具有所述第一节点；所述第二下拉校准单元和所述上拉校准单元连接在所述第一电压端和所述第二电压端之间；所述第二下拉校准单元和所述上拉校准单元之间具有所述第二节点；所述校准控制电路具体用于在所述第一节点的第一电压等于第一参考电压时，将所述预校准码锁存为所述第一校准码；所述校准控制电路还用于将所述第一校准码输出至所述第二下拉校准单元，并在所述第二节点的第二电压等于第二参考电压时，将所述预校准码锁存为所述第二校准码。
16、本公开实施例提供了一种存储器，包括：外围电路，包括上述实施例中任一项所述的数据传输电路；存储单元阵列，连接所述外围电路。
17、在本公开实施例提供的数据传输电路中，校准单元包括多组串联的第一晶体管和第二晶体管，校准控制电路用于通过校准码控制第一晶体管的导通或截止，第一晶体管导通时栅极上的第一工作电压小于第二晶体管导通时栅极上的第二工作电压。如此，用于接收校准码的第一晶体管的第一工作电压较低，故校准控制电路可以采用电压较低的电源域，从而在不影响输出电路传输性能的前提下，降低了整个数据传输电路的功耗。
1.一种数据传输电路，其特征在于，包括校准电路和输出电路，所述校准电路连接所述输出电路；所述校准电路包括：
2.根据权利要求1所述的数据传输电路，其特征在于，所述输出电路包括：
3.根据权利要求2所述的数据传输电路，其特征在于，所述校准电路还包括：
4.根据权利要求2所述的数据传输电路，其特征在于，所述第四晶体管的第一端连接所述第二电压端，所述第四晶体管的第二端连接所述第三晶体管的第一端，所述第三晶体管的第二端连接所述数据传输端；所述第六晶体管的第一端连接所述第一电压端，所述第六晶体管的第二端连接所述第五晶体管的第一端，所述第五晶体管的第二端连接所述数据传输端。
5.根据权利要求2所述的数据传输电路，其特征在于，所述校准单元包括：下拉校准单元和上拉校准单元；所述上拉校准单元连接在所述第一电压端与检测节点之间，所述下拉校准单元连接在所述第二电压端与所述检测节点之间；所述下拉校准单元与所述下拉驱动单元结构相同；所述上拉校准单元与所述上拉驱动单元结构相同；所述校准码包括：第一校准码和第二校准码；
6.根据权利要求5所述的数据传输电路，其特征在于，所述检测节点包括第一节点和第二节点，所述校准电路还包括：
7.根据权利要求6所述的数据传输电路，其特征在于，所述校准控制电路包括：
8.根据权利要求2所述的数据传输电路，其特征在于，所述第一晶体管、所述第三晶体管和所述第五晶体管的栅极氧化层具有第一厚度，所述第二晶体管、所述第四晶体管和所述第六晶体管的栅极氧化层具有第二厚度，所述第一厚度小于所述第二厚度。
9.一种数据传输电路，其特征在于，包括校准电路和输出电路，所述校准电路连接所述输出电路；所述校准电路包括：
10.根据权利要求9所述的数据传输电路，其特征在于，所述输出电路包括：
11.根据权利要求9所述的数据传输电路，其特征在于，所述第一晶体管导通时栅极上的第一工作电压小于所述第二晶体管导通时栅极上的第二工作电压。
12.根据权利要求11所述的数据传输电路，其特征在于，所述校准电路还包括：
13.根据权利要求10所述的数据传输电路，其特征在于，所述校准单元包括：下拉校准单元和上拉校准单元；所述下拉校准单元与所述下拉驱动单元结构相同；所述上拉校准单元与所述上拉驱动单元结构相同；所述校准码包括：第一校准码和第二校准码；
14.根据权利要求13所述的数据传输电路，其特征在于，所述检测节点包括第一节点和第二节点，所述校准电路还包括：
15.一种存储器，其特征在于，包括：
