本发明涉及三维集成电路结构和电路。
背景技术：
1、电子工业继续致力于在各种各样的产品中不断增加的电子功能和性能，包括(仅通过示例的方式)个人电子产品(例如，“智能”手表和健身可穿戴设备)、个人计算机、平板计算机、无线网络部件、电视、有线系统“机顶盒”、雷达系统和蜂窝电话。增加的功能和/或性能通常转化成集成电路(ic)管芯上更多的晶体管和其他电子部件。虽然随着ic制造工艺节点缩小器件尺寸，ic管芯的每单位面积的晶体管数目随着时间而增加，但是一些ic管芯的二维(2-d)平面“占地面积”没有以相同的速率减少，这主要是由于使用更多(但是更小)晶体管来实现增加的功能和/或性能。ic管芯的2-d占地面积是减小产品内模块和电路板尺寸的一个限制。
2、为了缩小ic管芯的2-d占地面积，已经开发了许多三维(3-d)技术，这些技术集中于在不同晶片上堆叠和接合对准的ic管芯(也称为晶片到晶片接合)、在晶片上堆叠和接合非单一化ic管芯上的各个ic管芯(也称为管芯到晶片接合)、以及在另一ic管芯上堆叠和接合单个ic管芯(也称为管芯到管芯接合)。一种这样的技术可以被称为“混合接合互连”(hbi)，其中2-d ic的电路系统被划分并制造在不同的晶片或管芯上，然后垂直堆叠成3-d结构，例如，大约一半的电路系统形成在第一或“底部”晶片/管芯上，并且大约一半的电路系统形成在第二或“顶部”晶片或管芯上，然后将其接合到底部晶片/管芯上。两个晶片/管芯的接合通常使用介电材料(例如，二氧化硅、sicn、sicoh和/或类似合金)和导电互连材料(例如，铜、铝和/或它们的合金)两者。通常期望顶部晶片/管芯与底部晶片/管芯之间的高密度互连以实现它们之间的良好连通。互连间距可以在约0.2至10μm之间，并且优选地在约2至5μm的范围内。hbi技术具有经证实的高互连密度，是不需要底部填充或载体晶片集成的平面技术，并且使得能够在处理的接合阶段期间在相对低的温度(例如，<400℃)下在两个ic晶片/管芯之间形成互连。
3、作为由hbi技术提供的平面空间节省的一个示例，图1a是由单个晶片形成的现有技术ic管芯100的俯视图，并且图1b是沿图1a的线a-a截取的图1a的现有技术ic管芯100的截面图。相比之下，图2a是通过现有技术hbi技术在堆叠的ic管芯200上形成的相同电路系统的俯视图，并且图2b是沿图2a的线b-b截取的图2a的现有技术堆叠的ic管芯200的截面图。
4、图2a以展开的形式示出以突出堆叠的ic管芯200包括来自顶部晶片202a(从背侧示出)的电路系统，其叠加到来自底部晶片202b(从前侧示出)的电路系统上。如图2a和图2b的检查所示，堆叠的ic管芯200的平面面积或“占地面积”明显小于ic管芯100的平面面积(约一半大小)，而堆叠的ic管芯200的堆叠高度大于ic管芯100的高度(在一些情况下约为高度的两倍)。
5、hbi技术允许许多不同的堆叠结构。作为背景，图3是通过使用现有技术绝缘体上硅(soi)制造工艺形成的2-d场效应晶体管(fet)300的标准化截面图。从诸如硅的基板302开始，以已知方式形成绝缘埋入氧化物(box)层304，在其上形成有源“fet”层(例如，具有掩模形成的沟道、栅极、源极、漏极和隔离区的掺杂硅)。到目前为止，ic制造工艺通常被认为是前端工艺(feol)，其中各个器件(晶体管、电容器、电阻器、电感器等)在fet层中或fet层上进行图案化。feol通常覆盖直至(但不包括)金属互连层的沉积的一切。
6、在最后的feol步骤之后，晶片通常由隔离晶体管组成，没有任何互连导体。后端工艺(beol)是ic制造的第二部分，其中各个器件(晶体管、电容器、电阻器、电感器等)与形成为一个或更多个金属互连层的一部分或在一个或更多个金属互连层之间的导体互连。beol包括用于芯片到封装连接的电触点(焊盘)、通孔、绝缘层(电介质)、金属层和接合位点的制造。例如，在图3中，示出了金属互连层m1……mn 308，其中n大于或等于1。
7、图4示出了可以基于图3的2-d fet 300使用hbi技术制造的3-d堆叠结构的示例(注意，并非所有soi fet层都用附图标记标记以避免杂乱)。特别地，图4是通过使用hbi技术制造工艺“顶对顶”接合的两个soi fet的配置400的标准化截面图。因此，例如，fet 300的第一实例300a被反转并通过hbi 402接合到图3的fet 300的第二实例300b。
8、虽然在图4中示出为线，但是hbi 402通常将被实现为从顶部晶片或管芯的外表面到下面的金属互连层308的通孔。应当理解，可以使用hbi技术制造不同的3-d堆叠结构。
9、虽然hbi技术是已知的并且已经在一定程度上应用于微处理器、电子存储器和数字逻辑领域，但是hbi技术用于模拟电路系统，并且特别是用于射频(rf)电路系统的使用还不太广泛。rf电路系统在2-d ic中提出了许多设计挑战，这些挑战在3-d设计中可能会加剧，记住每个rf fet在设置为导通(开)状态时施加一些电阻ron，在设置为非导通(关)状态时施加一些电容coff，具有要充电或放电以改变状态的栅极电容，并且可以在远超过100mhz的频率下工作。因此，设计寄生电阻、电容和/或电感是重要的，并且通常是关键的，这些寄生电阻、电容和/或电感可能会对功率效率、线性度、噪声因子(nf)和阻抗匹配等产生不利影响，以及/或者导致产生不想要的谐波频率。
10、作为rf电路系统的一个示例，图5是现有技术2-d fet开关阵列500的ic布局的标准化俯视图，其下方是相同电路的符号视图501。所示的2-d fet开关阵列500是可以例如在rf开关电路中使用的小规模版本类型。这种rf开关电路可以例如用在天线与低噪声放大器(lna)或功率放大器之间，或者用在rf发射器、接收器或收发器内可能需要rf开关的其他地方。
11、图5中示出了四个串联耦接的fet单元502a至502d(一般称为“502x”)，在该示例中，每个fet单元包括八个并联连接的fet 504(并非所有fet都被标记以避免杂乱，并且符号视图501在每个fet符号内示出“8×”以指示该示例中并联连接的fet的数目)。每个fet包括漏极区506、源极区508和栅极区510，栅极区510控制fet单元502x内的所有fet 504，所有fet均以已知方式形成在基板上限定的合适场512上。每对相邻的漏极区506和源极区508“指”形成由栅极区510的对应部分控制的一个fet。一组总线514a至514b连接多个漏极或多个源极。因此，例如，fet单元502a内的所有漏极区506通过总线514a连接在单元的第一侧(图中的左侧)上，并且fet单元502a内的所有源极区508通过总线514b连接在单元的第二侧(图中的右侧)上。相邻fet单元502x可以共享总线，从而在那些fet单元之间提供串联连接。例如，总线514b将fet单元502a的源极区508连接至相邻fet单元502b的漏极区506。
12、各个fet 504在fet单元502x内的并联布置提供了传送满足规格的电流的能力。在一些应用中，单元502x内并联连接的fet 504的数目可以是数百个fet。fet单元502x的串联布置提供了承受指定设计电压的能力。在一些应用中，串联连接的fet单元502x的数目可以是几十个fet单元。此外，多个开关阵列500可以在单个管芯上实现，例如用于天线调谐开关ic的串联和分路开关电路。总之，rf ic上的一个或更多个开关阵列500中的fet的数目可以超过100,000个漏极-源极指对，其中许多可以传送远超过100mhz的频率。鉴于布置这样数量的fet可能产生的寄生电阻、电容和/或电感，应当理解，简单地应用hbi技术来接合包含这样的模拟rf电路系统的两个ic不是简单的设计练习。
13、因此，需要能够实现高性能fet开关阵列同时比常规2-d ic管芯消耗更少的平面面积的3-d集成电路结构和电路。
技术实现思路
1、本发明包括3-d集成电路结构和电路，其能够实现高性能fet开关阵列，同时比常规2-d ic管芯消耗更少的平面面积。
2、在一个实施方式中，一种集成fet开关电路包括：第一晶片/管芯，其包括按顺序布置的第一组fet单元小组，每个fet单元小组包括第一侧漏极总线和第二侧源极总线；以及第二晶片/管芯，其通过混合接合互连接合至第一晶片/管芯并且包括按顺序布置的第二组fet单元小组，每个fet单元小组包括第一侧漏极总线和第二侧源极总线；其中，第一晶片/管芯中的每个小组的第一侧漏极总线通过混合接合互连电连接至第二晶片/管芯中的第一对应小组的第二侧源极总线；并且其中，第一晶片/管芯中的每个小组的第二侧源极总线通过混合接合互连电连接至第二晶片/管芯中的第二对应小组的第一侧漏极总线。
3、在另一实施方式中，一种集成fet开关电路包括：第一晶片/管芯，其包括按顺序布置的第一组fet单元小组，每个fet单元小组包括第一侧漏极总线和第二侧源极总线，所述fet单元小组串联耦接；以及第二晶片/管芯，其通过混合接合互连接合至第一晶片/管芯并且包括按顺序布置的第二组fet单元小组，每个fet单元小组包括第一侧漏极总线和第二侧源极总线，所述fet单元小组串联耦接；其中，第一晶片/管芯中的每个小组的第一侧漏极总线通过混合接合互连电连接至第二晶片/管芯中的对应小组的第一侧漏极总线；并且其中，第一晶片/管芯中的每个小组的第二侧源极总线通过混合接合互连电连接至第二晶片/管芯中的对应小组的第二侧源极总线。
4、在又一实施方式中，一种集成fet开关电路包括：第一晶片/管芯，其包括按顺序布置的第一组fet单元，所述fet单元串联耦接，每组fet单元包括第一侧漏极总线和第二侧源极总线；以及第二晶片/管芯，其通过混合接合互连接合至第一晶片/管芯并且包括按顺序布置的第二组fet单元，所述fet单元串联耦接，每组fet单元包括第一侧漏极总线和第二侧源极总线；其中，第一晶片/管芯中的所述一组fet单元的第一侧漏极总线通过混合接合互连电连接至第二晶片/管芯中的所述一组fet单元的第一侧漏极总线；并且其中，第一晶片/管芯中的所述一组fet单元的第二侧源极总线通过混合接合互连电连接至第二晶片/管芯中的所述一组fet单元的第二侧源极总线。
5、本发明的一个或更多个实施方式的细节在附图和下面的描述中阐述。根据说明书和附图并且根据权利要求书，本发明的其他特征、目的和优点将是明显的。
1.一种集成fet开关电路，包括：
2.根据权利要求1所述的发明，其中，所述集成fet开关电路是集成fet射频开关电路。
3.根据权利要求1所述的发明，其中，所述第一组小组和所述第二组小组内的每个小组包括仅一个fet单元。
4.根据权利要求1所述的发明，其中，所述第一组小组和所述第二组小组内的每个小组包括仅两个串联耦接的fet单元。
5.根据权利要求1所述的发明，其中，所述第一组小组和所述第二组小组内的每个小组包括仅n个串联耦接的fet单元，其中n≥1。
6.根据权利要求1所述的发明，其中，所述第一组小组的小组中的fet单元的数目与所述第二组小组的小组中的fet单元的数目不同。
7.根据权利要求1所述的发明，其中，所述第一组小组和/或所述第二组小组中的至少一者中的至少一个fet单元包括并联耦接的多个fet。
8.根据权利要求1所述的发明，其中，所述第二组小组的fet单元是cas栅控fet。
9.根据权利要求1所述的发明，其中，所述第二组小组的fet单元是反向偏置的。
10.根据权利要求1所述的发明，其中，所述第一组小组和所述第二组小组内的每个小组的第一侧漏极总线和第二侧源极总线在所述小组的边缘内部间隔开。
11.一种集成fet开关电路，包括：
12.根据权利要求11所述的发明，其中，所述集成fet开关电路是集成fet射频开关电路。
13.根据权利要求11所述的发明，其中，所述第一组小组和所述第二组小组内的每个小组包括仅一个fet单元。
14.根据权利要求11所述的发明，其中，所述第一组小组和所述第二组小组内的每个小组包括仅两个串联耦接的fet单元。
15.根据权利要求11所述的发明，其中，所述第一组小组和所述第二组小组内的每个小组包括仅n个串联耦接的fet单元，其中n≥1。
16.根据权利要求11所述的发明，其中，所述第一组小组和/或所述第二组小组中的至少一者中的至少一个fet单元包括并联耦接的多个fet。
17.根据权利要求11所述的发明，其中，所述第二组小组的fet单元是cas栅控fet。
18.根据权利要求11所述的发明，其中，所述第二组小组的fet单元是反向偏置的。
19.根据权利要求11所述的发明，其中，所述第一组小组和所述第二组小组内的每个小组的第一侧漏极总线和第二侧源极总线在所述小组的边缘内部间隔开。
20.一种集成fet开关电路，包括：
21.根据权利要求20所述的发明，其中，所述集成fet开关电路是集成fet射频开关电路。
22.根据权利要求20所述的发明，其中，所述第一组fet单元和/或所述第二组fet单元中的至少一者中的至少一个fet单元包括并联耦接的多个fet。
23.根据权利要求20所述的发明，其中，所述第二组fet单元是cas栅控fet。
24.[第二晶片/管芯上的+反向偏置fet]根据权利要求20所述的发明，其中，所述第二组fet单元是反向偏置的。
25.根据权利要求20所述的发明，还包括：在所述第一组fet单元与所述第二组fet单元之间的至少一个中间混合接合互连。
26.一种创建集成fet开关电路的方法，包括：
27.一种创建集成fet开关电路的方法，包括：
28.一种创建集成fet开关电路的方法，包括：
