本发明属于ddr主机读数据通路，具体涉及一种ddr主机低延迟小面积读数据通路。
背景技术：
1、当代soc(system-on-chip)对存储带宽的需求越来越大，ddrn、lpddrn单bit速率不断提高，hbm则在数据位宽上进行扩展，同时也提高单bit速率，因此时钟频率也在不断提高。ddr、lpddrn、hbm这类高速率双向源同步系统，存储器(memory)回传数据(dq)及其伴随时钟dqs。dqs是一个与内部phy_clk同频时钟，但是由于主机io延迟，板级走线延迟的未知，只能知道一个大概范围，以及存储器(memory)的参数tdqsck规定的也只是一个范围，因此第一个真正dqs上升沿的到达soc时间是未知的，即往返时间(round-trip delay)是未知的。
2、随着频率的不断提高，往返时间(round-trip delay)可以多达数个周期。往返时间(round-trip delay)的未知，是ddr主机系统需要首先解决的问题。soc采用异步fifo来处理dqs和phy_clk跨时钟域的处理，每个dq位都引入一定深度的异步fifo。dqs时钟被用来往fifo中写数据，phy_clk被用来从fifo中读数据，读数据开始时间需要晚于写数据开始时间，而何时开始从fifo中读数据，在往返时间未知的情况下，只能尽量晚开始读，以保证数据在读之前已经进入fifo。且往返时间(round-trip delay)是动态变化的，当其变大以后，读数据开始的时间需要比之前更晚，但是需要晚多久，仍然没有任何信息可供参考，soc为了避免这种动态调整或者没有适当的方法进行调整，不得不进一步增加fifo的深度，并且将phy_clk读数据开始时间不断往后延迟。fifo深度的增加意味着面积的增加，phy_clk读数据开始时间晚意味着延迟的增加。
3、如果soc对dqs何时开始在往fifo中写数据这个信息有所了解，将对于解决这个问题有所帮助，至少可以减少fifo的深度，以及尽可能早的读出数据，从来降低延迟。soc为了得到正确的闸门(gate)逻辑开启时间，对第一个真正的dqs到达时间进行测量，这个时候已经对于往返延迟(round-trip delay)有了大概的认知。但是dqs需要做名义1/4周期延迟对dq进行采样，以及dqs需要做时钟平衡树绕线到各个dq模块，因此在实际采样点，其相位仍然是未知的，凭借物理实现时的静态时序分析或者其他方法，是能够对其范围进行一个预估，从而进行读数据开始时间控制。但这样仍未从根本上解决问题。
技术实现思路
1、本发明的目的在于提供一种ddr主机低延迟小面积读数据通路，通过精确的计算实际采样点的dqs与phy_clk时钟的相位关系(整数加上分数周期)，对扩展成4倍ui(符号间隔)的dq，选择phy_clk合适的上升沿，进行采样，达到最小的延迟和面积占用，用以解决上述背景技术中提出的问题。
2、为实现上述目的，本发明提供如下技术方案：一种ddr主机低延迟小面积读数据通路，该读数据通路通过计算出实际采样点的dqs和phy_clk的相位关系，先在dqs时钟域将dq扩展成到4倍ui，利用计算出的实际采样点的dqs延迟信息，选择phy_clk的某个合适的上升沿，对这个被扩大到4倍ui的dq进行采样，直接产生dfi_rddata和dfi_rddata_valid信号，从而将dqs与phy_clk跨时钟域延迟降到最低，以及在dqs时钟域完成串并转化，最终达到最小延迟和面积占用。
3、优选的，所述dqs经过io模块送入dqs_dll，而后经过延迟的dqs的送入闸门，经过闸门后的dqs信号gated_dqs_o与输入信号gated_dqs_i经过多路选择器进入测量状态机；同时，在物理实现阶段，dqs信号gated_dqs_o作为输出信号，采用时钟树平衡的方法，插入偶数级反相器绕线到各个dq/dm模块，同时回到dqs模块本身；
4、其中，dqs_dll包括两个阶段，在测量阶段，测量状态机改变dqs_dll延迟设定，让被测量的信号与phy_clk的时钟信号对齐，从而计算出被测量信号相对于phy_clk的相位关系；在功能阶段，dqs_dll被切换到由功能延迟控制所控制，被设置成1/4周期，用以采样dq；
5、闸门控制也包括两个阶段，测量阶段，闸门为常开；在功能阶段，由func gate模块控制；
6、其中，func gate模块的控制过程为：dfi_rddata_en经过移位寄存器产生整数周期延迟，其延迟周期数由rd_coarse_delay[3:0]进行控制；而分数周期延迟则由rd_fine_delay[7:0]控制，其最高位rd_fine_delay[7]控制是否选择由时钟下降沿触发的dff再延迟半周期的信号，剩下的半周期由rd_fine_delay[6:0]控制半周期长度的gate dll，gate_close_extend控制闸门的正电平是否延展1/2周期。
7、优选的，所述dq经过两级延迟线后被gated_dqs_i采样，用以测量dq实际采样点的gated_dqs_i的相位，以此被转化成测量dqs模块中gated_dqs_i的相位，经过gated_dqs_i采样后，dq被扩展成4倍ui，便于选择phy_clk的某个上升沿来采样；
8、其中，第一级延迟线dqs_tree_dll，用来补偿dqs时钟树的延迟，或者可以直接用偶数级反相器做时钟树的方式来补偿dqs时钟树的延迟；而第二级延迟线dq_dll被用以消除位偏差。
9、与现有技术相比，本发明的有益效果是：
10、本发明，通过精确的计算出闸门(gate)处和实际采样点的dqs与phy_clk的相位关系(整数周期加分数周期)，从而产生闸门开启逻辑，选择合适的phy_clk的某个正沿对扩展成4倍ui的dq进行采样，不采用fifo，也不用产生dqs和phy_clk中间的时钟用以转换，将读数据通路的延迟和面积降到了最低。
1.一种ddr主机低延迟小面积读数据通路，其特征在于，该读数据通路通过计算出实际采样点的dqs和phy_clk的相位关系，先在dqs时钟域将dq扩展成到4倍ui，利用计算出的实际采样点的dqs延迟信息，选择phy_clk的某个合适的上升沿，对这个被扩大到4倍ui的dq进行采样，直接产生dfi_rddata和dfi_rddata_valid信号，从而将dqs与phy_clk跨时钟域延迟降到最低，以及在dqs时钟域完成串并转化，最终达到最小延迟和面积占用。
2.根据权利要求1所述的一种ddr主机低延迟小面积读数据通路，其特征在于，所述dqs经过io模块送入dqs_dll，而后经过延迟的dqs的送入闸门，经过闸门后的dqs信号gated_dqs_o与输入信号gated_dqs_i经过多路选择器进入测量状态机；同时，在物理实现阶段，dqs信号gated_dqs_o作为输出信号，采用时钟树平衡的方法，插入偶数级反相器绕线到各个dq/dm模块，同时回到dqs模块本身；
3.根据权利要求2所述的一种ddr主机低延迟小面积读数据通路，其特征在于，所述dq经过两级延迟线后被gated_dqs_i采样，用以测量dq实际采样点的gated_dqs_i的相位，以此被转化成测量dqs模块中gated_dqs_i的相位，经过gated_dqs_i采样后，dq被扩展成4倍ui，便于选择phy_clk的某个上升沿来采样；
