GOA电路及显示面板的制作方法

goa电路及显示面板
技术领域
1.本发明涉及显示技术领域，尤其涉及一种goa电路及显示面板。


背景技术：

2.goa(gate driver on array)技术是指将显示面板的栅极驱动电路集成在玻璃基板上，用于对显示面板进行逐行扫描。由于goa技术能够减少外接ic的绑定工序，降低产品成本，现被广泛应用。
3.如图1所示，在goa电路的上拉阶段中，上拉节点q为高电位，上拉节点q具有数条泄漏电流的路径，如图1所示的goa电路中，上拉节点q与nt1、nt2、nt5和nt7连接，在上拉阶段，上拉节点q为高电位，nt1、nt7为打开状态，nt2和nt5为关闭状态，上拉节点q的泄漏电路的路径为nt2和nt5。需要说明的是，正向扫描时，nt2长期处于关闭状态，使nt2负向偏置，nt2的阈值电压会发生负向偏移，导致nt2的关态漏电流减小；而nt5长期处于打开状态，使nt5正向偏置，nt5的阈值电压会发生正向偏移，导致nt5关态漏电流增大，即上拉阶段nt5的关态漏电流较大，导致上拉节点q的电位降低，使得nt9打开不充分，影响栅极驱动信号g(n)的输出稳定性。
4.因此，需要对图1所示的现有的goa电路中nt5的漏电路径进行改进，从而使上拉节点q在上拉阶段能稳定保持高电位，以使得goa电路正常输出栅极驱动信号。


技术实现要素：

5.为了解决上述问题，本发明实施例提供一种goa电路，包括多级级联的goa单元，每级goa单元包括：正反向扫描模块、上拉模块和第一节点下拉模块；
6.所述正反向扫描模块连接第n-2级栅极驱动信号端、第n 2级栅极驱动信号端、正向扫描端、反向扫描端和第一节点，用于在所述第n-2级栅极驱动信号端、第n 2级栅极驱动信号端的控制下，通过所述正向扫描端或所述反向扫描端上拉所述第一节点的电位；
7.所述上拉模块连接所述第一节点、第n级时钟信号端和第n级栅极驱动信号端，用于在所述第一节点的控制下，通过所述第n级时钟信号端输出第n级栅极驱动信号；
8.所述第一节点下拉模块连接第二节点，所述第一节点和恒压低电位端，用于在所述第二节点的控制下，通过所述恒压低电位端维持所述第一节点的电位为恒压低电位；其中，所述第一节点下拉模块通过高阻导线分别与所述第一节点和所述恒压低电位端连接。
9.在一些实施例中，所述高阻导线采用导电聚合物材料或导电高分子材料制成。
10.在一些实施例中，所述高阻导线的电阻值为1-18kω。
11.在一些实施例中，所述正反向扫描模块包括第一晶体管和第二晶体管；
12.所述第一晶体管的栅极连接第n-2级栅极驱动信号端，所述第一晶体管的源极连接所述正向扫描端，所述第一晶体管的漏极连接所述第一节点；
13.所述第二晶体管的栅极连接第n 2级栅极驱动信号端，所述第二晶体管的源极连接所述反向扫描端，所述第二晶体管的漏极连接所述第一节点。
14.在一些实施例中，所述上拉模块包括第九晶体管，所述第九晶体管的栅极连接第三节点，所述第九晶体管的源极连接所述第n级时钟信号端，所述第九晶体管的漏极连接所述第n级栅极驱动信号端。
15.在一些实施例中，所述第一节点下拉模块包括第五晶体管，所述第五晶体管的栅极连接所述第二节点，所述第五晶体管的源极连接所述恒压低电位端，所述第五晶体管的漏极连接所述第一节点。
16.在一些实施例中，每级goa单元还包括第二节点上拉模块，所述第二节点上拉模块包括第三晶体管、第四晶体管和第八晶体管，
17.所述第三晶体管的栅极连接所述正向扫描端，所述第三晶体管的源极连接第n 2级时钟信号端，所述第三晶体管的漏极和所述第四晶体管的漏极连接所述第八晶体管的栅极；
18.所述第四晶体管的栅极连接所述反向扫描端，所述第四晶体管的源极连接第n-2级时钟信号端；
19.所述第八晶体管的源极连接恒压高电位端，所述第八晶体管的漏极连接所述第二节点。
20.在一些实施例中，每级goa单元还包括第二节点下拉模块，所述第二节点下拉模块包括第六晶体管，所述第六晶体管的栅极连接所述第二晶体管的漏极和所述第一节点，所述第六晶体管的源极连接所述恒压低电位端，所述第六晶体管的漏极连接所述第二节点。
21.在一些实施例中，每级goa单元还包括栅极驱动信号下拉模块，所述栅极驱动信号下拉模块包括第十晶体管，所述第十晶体管的栅极连接所述第二节点，所述第十晶体管的源极连接所述第n级栅极驱动信号端，所述第十晶体管的漏极连接所述恒压低电位端。
22.在一些实施例中，每级goa单元还包括第一稳压模块，所述第一稳压模块包括第七晶体管和第一电容，所述第七晶体管的栅极连接恒压高电位端，所述第七晶体管的源极连接所述第一节点，所述第七晶体管的漏极连接所述第三节点；所述第一电容耦合于所述第一节点和所述恒压低电位端之间。
23.在一些实施例中，每级goa单元还包括第二稳压模块，所述第二稳压模块包括第二电容，所述第二电容耦合于所述第二节点和所述恒压低电位端之间。
24.在一些实施例中，每级goa单元还包括栅极驱动信号全开模块，所述栅极驱动信号全开模块包括第十一晶体管和第十二晶体管；
25.所述第十一晶体管的栅极、所述第十一晶体管的漏极和所述第十二晶体管的栅极连接全开控制信号端，所述第十一晶体管的源极连接所述第n级栅极驱动信号端；
26.所述第十二晶体管的源极连接所述恒压低电位端，所述第十二晶体管的漏极连接所述第二节点。
27.在一些实施例中，每级goa单元还包括栅极驱动信号全关模块，所述栅极驱动信号全关模块包括第十三晶体管，所述第十三晶体管的栅极连接全关控制信号端，所述第十三晶体管的源极连接所述恒压低电位端，所述第十三晶体管的漏极连接所述第二节点。
28.另外，本发明实施例还提供一种显示面板，包括如上所述的goa电路。
29.本发明实施例提供的goa电路及显示面板中，每级goa单元包括与第一节点连接的正反向扫描模块、上拉模块和第一节点下拉模块，由于每级goa单元的第一节点在该级goa
单元输出栅极驱动信号时被上拉，因此该级goa单元的第一节点下拉模块在该级goa单元的预充阶段和上拉阶段处于非工作状态而使该级goa单元的第一节点保持高电位，其中，第一节点下拉模块通过高阻导线分别与第一节点和恒压低电位端连接，能使得第一节点下拉模块在预充阶段和上拉阶段的关态漏电流较小，从而有助于第一节点保持稳定的高电位，以使得上拉模块在上拉阶段使该级goa单元顺利输出栅极驱动信号。同时，正向扫描时，反向扫描模块在下拉阶段能使得第一节点被下拉，且第一节点下拉模块在下拉阶段和下拉维持阶段处于工作状态，能使得第一节点持续保持低电位，因此第一节点下拉模块通过高阻导线分别与第一节点和恒压低电位端连接，不会影响下一级goa单元正常输出栅极驱动信号。
附图说明
30.下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
31.图1为现有技术的goa电路的结构示意图；
32.图2为本发明实施例提供的goa电路的结构示意图；
33.图3为本发明实施例提供的goa电路的时序示意图。
具体实施方式
34.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
35.本发明所有实施例区分薄膜晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。由于薄膜晶体管的源极和漏极是对称的，因此其源极和漏极是可以互换的。按照附图中的形态规定薄膜哦晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外，本发明所有实施例采用的薄膜晶体管可以包括p型和/或n型晶体管两种，其中，p型薄膜晶体管在栅极为低电位时打开，在栅极为高电位时关闭；n型薄膜晶体管在栅极为高电位时打开，在栅极为低电位时关闭。
36.如图2所示，本发明实施例提供一种goa电路，包括多级级联的goa单元，每级goa单元包括：正反向扫描模块100、上拉模块200和第一节点下拉模块300；
37.所述正反向扫描模块100连接第n-2级栅极驱动信号端g(n-2)、第n 2级栅极驱动信号端g(n 2)、正向扫描端u2d、反向扫描端d2u和第一节点q1，用于在所述第n-2级栅极驱动信号端g(n-2)、第n 2级栅极驱动信号端g(n 2)的控制下，通过所述正向扫描端u2d或所述反向扫描端d2u上拉所述第一节点q1的电位；
38.所述上拉模块200连接所述第一节点q1、第n级时钟信号端ck(n)和第n级栅极驱动信号端g(n)，用于在所述第一节点q1的控制下，通过所述第n级时钟信号端ck(n)输出第n级栅极驱动信号g(n)；
39.所述第一节点下拉模块300连接第二节点q2，所述第一节点q1和恒压低电位端vgl，用于在所述第二节点q2的控制下，通过所述恒压低电位端vgl维持所述第一节点q1的电位为恒压低电位；其中，所述第一节点下拉模块300通过高阻导线r1和r2分别与所述第一
节点q1和所述恒压低电位端vgl连接。
40.本发明实施例提供的goa电路中，每级goa单元包括与第一节点q1连接的正反向扫描模块100、上拉模块200和第一节点下拉模块300，由于每级goa单元的第一节点q1在该级goa单元输出栅极驱动信号g(n)时被上拉，因此该级goa单元的第一节点下拉模块300在该级goa单元的预充阶段和上拉阶段处于非工作状态而使该级goa单元的第一节点q1保持高电位，其中，第一节点下拉模块300通过高阻导线分别与第一节点q1和恒压低电位端vgl连接，能使得第一节点下拉模块300在预充阶段和上拉阶段的关态漏电流较小，从而有助于第一节点q1保持稳定的高电位，以使得上拉模块200在上拉阶段使该级goa单元顺利输出栅极驱动信号。同时，正向扫描时，反向扫描模块在下拉阶段能使得第一节点q1被下拉，且第一节点下拉模块300在下拉阶段和下拉维持阶段处于工作状态，能使得第一节点q1持续保持低电位，因此第一节点下拉模块300通过高阻导线分别与第一节点q1和恒压低电位端vgl连接，不会影响下一级goa单元正常输出栅极驱动信号。
41.图2中，第一节点下拉模块300通过高阻导线r1与第一节点q1连接，通过高阻导线r2与恒压低电位端vgl连接。
42.其中，所述高阻导线采用导电聚合物材料或导电高分子材料制成；所述高阻导线的电阻值为1-18kω。
43.具体地，导电聚合物一般指导电高分子，是主链有共轭主电子体系，可通过掺杂达到导电态，电导率达1000s/cm以上的高分子材料。导电高分子材料是具有导电性的一类聚合材料，可以是本身具有导电功能或掺杂其他材料后也具有导电功能的一种聚合物材料，也可以通过填充复合材料，表面混合或层压普通聚合物材料和各种导电材料获得导电性。高阻导线采用导电聚合物材料或导电高分子材料制成，其阻值较大，一般为千欧量级，本发明实施例的高阻导线的电阻值为1-18kω。
44.在一些实施例中，所述正反向扫描模块100包括第一晶体管t1和第二晶体管t2；所述第一晶体管t1的栅极连接第n-2级栅极驱动信号端g(n-2)，所述第一晶体管t1的源极连接所述正向扫描端u2d，所述第一晶体管t1的漏极连接所述第一节点q1；所述第二晶体管t2的栅极连接第n 2级栅极驱动信号端g(n 2)，所述第二晶体管t2的源极连接所述反向扫描端d2u，所述第二晶体管t2的漏极连接所述第一节点q1。
45.在一些实施例中，所述上拉模块200包括第九晶体管t9，所述第九晶体管t9的栅极连接第三节点q3，所述第九晶体管t9的源极连接所述第n级时钟信号端ck(n)，所述第九晶体管t9的漏极连接所述第n级栅极驱动信号端g(n)。
46.在一些实施例中，所述第一节点下拉模块300包括第五晶体管t5，所述第五晶体管t5的栅极连接所述第二节点q2，所述第五晶体管t5的源极连接所述恒压低电位端vgl，所述第五晶体管t5的漏极连接所述第一节点q1。
47.在一些实施例中，每级goa单元还包括第二节点上拉模块400，所述第二节点上拉模块400包括第三晶体管t3、第四晶体管t4和第八晶体管t8，所述第三晶体管t3的栅极连接所述正向扫描端u2d，所述第三晶体管t3的源极连接第n 2级时钟信号端ck(n 2)，所述第三晶体管t3的漏极和所述第四晶体管t4的漏极连接所述第八晶体管t8的栅极；所述第四晶体管t4的栅极连接所述反向扫描端d2u，所述第四晶体管t4的源极连接第n-2级时钟信号端ck(n-2)；所述第八晶体管t8的源极连接恒压高电位端vgh，所述第八晶体管t8的漏极连接所
述第二节点q2。
48.在一些实施例中，每级goa单元还包括第二节点下拉模块500，所述第二节点下拉模块500包括第六晶体管t6，所述第六晶体管t6的栅极连接所述第二晶体管t2的漏极和所述第一节点q1，所述第六晶体管t6的源极连接所述恒压低电位端vgl，所述第六晶体管t6的漏极连接所述第二节点q2。
49.在一些实施例中，每级goa单元还包括栅极驱动信号下拉模块1000，所述栅极驱动信号下拉模块1000包括第十晶体管t10，所述第十晶体管t10的栅极连接所述第二节点q2，所述第十晶体管t10的源极连接所述第n级栅极驱动信号端g(n)，所述第十晶体管t10的漏极连接所述恒压低电位端vgl。
50.在一些实施例中，每级goa单元还包括第一稳压模块600，所述第一稳压模块600包括第七晶体管t7和第一电容c1，所述第七晶体管t7的栅极连接恒压高电位端vgh，所述第七晶体管t7的源极连接所述第一节点q1，所述第七晶体管t7的漏极连接所述第三节点q3；所述第一电容c1耦合于所述第一节点q1和所述恒压低电位端vgl之间。
51.在一些实施例中，每级goa单元还包括第二稳压模块700，所述第二稳压模块700包括第二电容c2，所述第二电容c2耦合于所述第二节点q2和所述恒压低电位端vgl之间。
52.基于上述实施例，结合图2和图3所示，若该goa电路中的晶体管均采用n型薄膜晶体管，则该goa电路的每级goa单元的具体工作流程包括预充阶段t0、上拉阶段t1、下拉阶段t2和下拉维持阶段t3，其中：
53.在预充阶段t0：ck(n-2)和g(n-2)为高电位，t1打开，u2d通过t1将q1上拉为高电位，t7为常开状态，使得q3也为高电位，使t9打开，同时，c1进行充电。并且，q1使t6打开，从而使q2为低电位。
54.在上拉阶段t1：ck(n-2)和g(n-2)为低电位，t1关闭，c1使q1保持高电位。ck(n)为高电位，使g(n)输出高电位，且由于t9的栅源极寄生电容的耦合作用，q3的电位随ck(n)进一步升高，能使t9打开得更彻底，其中，t7处于常开状态，用于使q1的电位不高于q3的电位，以保证q3的电位进一步升高至高于q1时，q3的电位能保持稳定。需要说明的是，此时t2和t5均为关闭状态，且t5通过高阻导线r1与q1连接，并通过高阻导线r2与vgl连接，高阻导线r1和高阻导线r2的电阻较大，从而减少了q1通过t5的漏电流，能使得q1保持稳定的高电位，以使得q3保持稳定的高电位。
55.在下拉阶段t2：ck(n 2)和g(n 2)为高电位，使t3和t2打开，d2u通过t2下拉q1的电位，同时u2d通过t3使t8打开，vgh上拉q2的电位，使t5和t10打开，并使c2进行充电，t5使q1保持低电位，t10使g(n)为低电位。
56.在下拉维持阶段t3：c2使q2保持高电位，使得t5和t10保持打开，t5使q1保持低电位，t10使g(n)保持低电位。
57.需要说明的是，经实验得到上述关键节点的电位和驱动信号的波形仿真图可知，t5采用的高阻导线的电阻值的变化范围为1-18kω时，关键节点的电位和驱动信号的波形几乎都重叠在一起，由此可知，t5采用高阻导线不会影响关键节点和驱动信号的实际变化，能使得goa电路正常输出栅极驱动信号。
58.在一些实施例中，每级goa单元还包括栅极驱动信号全开模块800，所述栅极驱动信号全开模块800包括第十一晶体管t11和第十二晶体管t12；所述第十一晶体管t11的栅
极、所述第十一晶体管t11的漏极和所述第十二晶体管t12的栅极连接全开控制信号端gas1，所述第十一晶体管t11的源极连接所述第n级栅极驱动信号端g(n)；所述第十二晶体管t12的源极连接所述恒压低电位端vgl，所述第十二晶体管t12的漏极连接所述第二节点q2。
59.需要说明的是，在显示面板黑屏唤醒之前，通常需要在一段时间内使各级goa单元的输出端全部打开，从而使栅极驱动信号全部输出高电位，以将显示面板内所有像素中的薄膜晶体管打开，并通过数据信号向所有像素施加黑电压来清空显示面板中的残漏电荷，从而实现all gate on功能，以防止显示面板出现残影。因此本发明实施例中每级goa单元的栅极驱动信号全开模块用于实现该功能。
60.具体地，在显示面板黑屏唤醒之前，使gas1为高电位，以打开每级goa单元的t11和t12，t11使g(n)为高电位，t12使q2为低电位，从而使t5和t10关闭，使t10不下拉g(n)。
61.在一些实施例中，每级goa单元还包括栅极驱动信号全关模块900，所述栅极驱动信号全关模块900包括第十三晶体管t13，所述第十三晶体管t13的栅极连接全关控制信号端gas2，所述第十三晶体管t13的源极连接所述恒压低电位端vgl，所述第十三晶体管t13的漏极连接所述第二节点q2。
62.需要说明的是，显示面板为触摸屏时，在触控信号到来之前，需要关闭栅极驱动信号，以防止栅极驱动信号与触控信号互相影响。因此本发明实施例中每级goa单元的栅极驱动信号全开模块用于实现该功能。
63.具体地，在触控信号到来之前，使gas2为高电位，使每级goa单元的t13打开，从而下拉g(n)。
64.基于上述实施例，本发明实施例还提供一种显示面板，该显示面板包括如上所述的goa电路，该显示面板与该goa电路具有相同的结构和有益效果，由于上述各实施例已经对该goa电路进行了详细的描述，此处不再赘述。
65.在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
66.以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。