存储器及存储系统的制作方法

1.本技术涉及但不限于半导体技术领域，尤其涉及一种存储器及存储系统。


背景技术：

2.存储器通常包括设置有多个存储阵列的存储区和外围电路。其中，存储器中的存储阵列主要用于储存数据，而外围电路主要用于对存储区中的存储阵列的访问操作进行控制，例如，编程、读取或擦除等操作，以及为存储区内的存储阵列提供电信号。
3.随着半导体技术的发展，对存储器的容量的需求也随之增加。当存储器的存储容量增大时，其存储区内设置的存储阵列也相应地增多，从而对存储器的性能提出了更高的要求。


技术实现要素：

4.有鉴于此，本技术实施例提供了一种存储器及存储系统。
5.第一方面，本技术实施例提供了一种存储器，包括：
6.外围电路；
7.存储区，位于所述外围电路的一侧；所述存储区包括多个存储阵列以及位于两个相邻的所述存储阵列之间的第一连接结构；其中，所述第一连接结构的两侧分别包括多个所述存储阵列；
8.主导电线，从所述外围电路延伸至所述第一连接结构；所述主导电线的两端分别连接所述外围电路与所述第一连接结构；
9.至少两条从导电线，分别连接所述第一连接结构，并在所述第一连接结构两侧的相互背离的方向延伸，连接对应的多个所述存储阵列。
10.在一些实施例中，所述第一连接结构两侧的所述存储阵列的数量相等。
11.在一些实施例中，所述主导电线位于第一结构层；
12.所述从导电线位于不同于所述第一结构层的第二结构层；
13.所述第一连接结构连通所述第一结构层和所述第二结构层。
14.在一些实施例中，所述第一连接结构为连接所述第一结构层和所述第二结构层的过孔(via)。
15.在一些实施例中，所述多个存储阵列位于第三结构层，所述第三结构层不同于所述第一结构层且不同于所述第二结构层；所述存储器还包括：
16.至少一个连通所述第三结构层和所述第二结构层的第二连接结构；所述第二连接结构连接所述从导电线和对应的所述存储阵列。
17.在一些实施例中，所述存储阵列包括多个沿第一方向依次排布的行单元；所述多个存储阵列沿第二方向依次排布；所述第一方向垂直于所述从导电线的延伸方向；所述第二方向平行于所述从导电线的延伸方向；其中，
18.所述第一连接结构的两侧分别连接有多条相互平行的所述从导电线；
19.所述多条从导电线在所述第一方向依次排布，分别连接多个所述存储阵列中位于同一直线上的多个所述行单元。
20.在一些实施例中，所述行单元包括多个沿所述第二方向依次排布的存储区块，所述存储器还包括：
21.多条第一级导电支线，连接所述从导电线，并分别连接所述多个存储区块。
22.在一些实施例中，所述存储器还包括：
23.多条第二级导电支线，连接所述第一级导电支线，并沿所述第二方向延伸至所述存储区块的区域范围内。
24.在一些实施例中，所述存储器还包括：
25.电源连接垫，位于所述外围电路中，用于与供应电源连接；其中，所述电源连接垫连接所述主导电线。
26.在一些实施例中，所述主导电线的宽度大于所述从导电线的宽度。
27.此外，本技术实施例还提供了一种存储系统，包括：
28.如上述实施例所述的存储器；
29.控制器，与所述存储器耦接，用于控制所述存储器。
30.本技术实施例提供的存储器，可通过从外围电路延伸至第一连接结构的主导电线，将接收到的电信号传递至两个相邻的存储阵列之间，并在所述第一连接结构上实现信号的分配，再通过与所述第一连接结构连接的从导电线，将分配后的所述电信号分别传递至第一连接结构两侧对应的多个存储阵列。这样，一方面可以减少信号传输过程中的延迟与压降，有效提升存储器的性能；另一方面，在增大存储容量时，可以均衡改善各存储阵列之间的损耗，提高存储器的可靠性。
附图说明
31.图1a为本技术实施例提供的一种相变存储器的平面结构示意图一；
32.图1b为本技术实施例提供的一种相变存储器的平面结构示意图二；
33.图1c为本技术实施例提供的一种相变存储器的平面结构示意图三；
34.图2为本技术实施例提供的一种存储器的示意图一；
35.图3a为本技术实施例提供的一种存储器的示意图二；
36.图3b为本技术实施例提供的一种存储器的示意图三；
37.图3c为本技术实施例提供的一种存储器的示意图四；
38.图3d为本技术实施例提供的一种存储器的示意图五；
39.图4a为本技术实施例提供的一种存储阵列的局部示意图一；
40.图4b为本技术实施例提供的一种存储阵列的局部示意图二；
41.图4c为本技术实施例提供的一种存储阵列的局部示意图三；
42.图5为本技术实施例提供的一种行单元的局部示意图；
43.图6为本技术实施例提供的一种存储区块的局部示意图；
44.图7为本技术实施例提供的一种存储器的示意图五；
45.图8为本技术实施例提供的一种半导体结构的示意图；
46.图9为本技术实施例提供的一种存储系统的示意图。
具体实施方式
47.为了便于理解本技术，下面将参照相关附图更详细地描述本技术公开的示例性实施方式。虽然附图中显示了本技术的示例性实施方式，然而应当理解，可以以各种形式实现本技术，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本技术，并且能够将本技术公开的范围完整的传达给本领域的技术人员。
48.在下文的描述中，给出了大量具体的细节以便提供对本技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本技术可以无需一个或多个这些细节而得以实施。在一些实施例中，为了避免与本技术发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里可以不描述实际实施例的全部特征，不详细描述公知的功能和结构。
49.一般地，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文中所用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。另外，属于“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以替代地允许存在不一定明确地描述的附加因素，这同样至少部分地取决于上下文。
50.除非另有定义，本文所使用的术语的目的仅在于描述具体实施例并且不作为本技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
51.为了彻底理解本技术，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本技术的技术方案。本技术的较佳实施例详细描述如下，然而除了这些详细描述外，本技术还可以具有其他实施方式。
52.参照图1a所示，示出了一种相变存储器的平面结构。其中，多个存储阵列11(即，如图1a中所示的bank0、bank1、bank2
……
bankn)集中设置，并依次排列在存储区10中；外围电路20与存储区10相邻设置。需要指出的是，这里的存储区可根据存储容量被划分为上存储区10a和下存储区10b，且在上存储区10a与下存储区10b之间可设置有对应的存储阵列控制单元(bank control unit，bcu)12。
53.进一步地，参照图1b所示，外围电路20中可包括输入/输出(i/o)接口及对应的功率设备(例如，焊盘(pad))21、数据处理模块22、电压处理模块23、调节器24、冗余模块25、振荡器26、系统逻辑控制27、一次性可编程存储器(efuse)28、温度感测器29或其他电子元器件等。其中，i/o接口用于接收来自外部控制器的控制命令，控制存储器进行数据传输；功率设备用于接收来自存储器外部供应电源所提供的电信号，并根据控制命令将电信号传递至存储器内部对应的存储阵列，以驱动对应的存储单元进行相关操作(例如，编程、读取或擦除等)。
54.可以理解的是，图1b示出的是外围电路20中的相关电路或电子元器件的一种可选的连接结构，这里的外围电路20还可以包括图1b中未示出的附加外围电路，本技术实施例不应仅限于此。
55.参照图1c所示，具体地，当外部供应电源将电信号施加到存储器时，外围电路20可通过多条导线30为存储区10传递电信号。示例性地，多条导线30从外围电路20往存储器10内的各个存储阵列11延伸，以连接至对应的存储阵列11。若存储阵列11的数量增多，则导线30的长度也随之增加，进而导致在导线30上产生的压降也增加，即产生了较大的电源压降(v-drop)，这会导致存储器的性能降低。另一方面，在导线30将信号传递至对应的存储单元的过程中，会产生相应的阻容(rc)延迟，随着导线30的增长，越远离外围电路20的存储阵列11对应的rc延迟越大，这会进一步降低存储器的可靠性。
56.有鉴于此，本技术实施例提供了一种存储器及存储系统。
57.如图2所示，本技术实施例提供了一种存储器100，包括：
58.外围电路110；
59.存储区120，位于所述外围电路110的一侧；所述存储区120包括多个存储阵列130以及位于两个相邻的所述存储阵列130之间的第一连接结构140；其中，所述第一连接结构140的两侧分别包括多个所述存储阵列130；
60.主导电线150，从所述外围电路110延伸至所述第一连接结构140；所述主导电线150的两端分别连接所述外围电路110与所述第一连接结构140；
61.至少两条从导电线160，分别连接所述第一连接结构140，并在所述第一连接结构140两侧的相互背离的方向延伸，连接对应的多个所述存储阵列130。
62.需要说明的是，图2示出的是一种存储器100的平面结构示意图，这里的存储器可以是常见的半导体存储器，例如，动态随机存储器(dynamic random access memory，dram)、nand闪存(nand flash memory)或相变存储器等。本技术实施例涉及的存储器可以是相变存储器或三维(3d)相变存储器，可以理解的是，上述存储器100也可应用于其他的半导体存储器，本技术在此不做过多限制。
63.在本技术实施例中，参照图2所示，外围电路110与存储区120相邻排布，且位于同一平面中。这里的外围电路110可以包括任何合适的模拟、数字以及混合信号电路，具体地，可以包括使用金属-氧化物-半导体(mos)技术形成的各种类型的电子元器件，例如，寄存器、振荡器、稳压器、驱动器或电压/电流发生器等。
64.在一些实施例中，为提高存储器的存储容量，可将本技术实施例涉及多个存储器100互相堆叠，从而形成三维的结构。因此，本技术实施例相邻设置的外围电路110与存储区120可以方便布线，减小工艺难度。
65.可以理解的是，图2中所示的外围电路110可以为图1a至图1c中所示的外围电路20，即还可以包括i/o接口和功率设备。
66.示例性地，参照图3a所示，外围电路110可以在y方向上延伸设置，并接收来自外部的控制命令以及电信号，通过上述i/o接口和功率设备将其传递至存储区120内的多个存储阵列130。这里，多个存储阵列130可以沿x方向依次排布在存储区120内。
67.进一步地，第一连接结构140位于两个相邻的存储阵列130之间，并将所述存储区120分为第一存储区120a和第二存储区120b。其中，第一存储区120a和第二存储区120b分别位于第一连接结构140的两侧，且都可包括多个存储阵列130。如图3a所示，第一存储区120a可以位于第一连接结构140在x轴的负方向上，第二存储区120b可以位于第一连接结构140在x轴的正方向上。可以理解的是，第一存储区120a也可以位于第一连接结构140在x轴的正
方向上，对应的，第二存储区120b位于第一连接结构140在x轴的负方向上。
68.需要说明的是，在实际应用中，上述第一存储区120a和第二存储区120b内的存储阵列130的数量可以相同，也可以不同，本技术在此不做过多限制。
69.第一连接结构140可以是具有一个输入端和两个输出端的导线、分流/分压电路或其他能实现电信号分配的电子元器件；也可以是具有多个输入端以及多个输出端的上述实现电信号分配的电子元器件等。第一连接结构140用于将一条或多条主导电线150的信号进行分流，并分别提供至两侧对应的从导电线160。可以理解的是，当第一连接结构140为导电结构时，位于第一连接结构140两侧相邻的两个存储阵列130与第一连接结构140保持电隔离。
70.在本技术实施例中，参照图3a所示，第一连接结构140可以与外围电路110设置于对应的位置，即也在y轴方向上延伸设置，这样可以有效地将第一存储区120a和第二存储区120b分离开，以减少两个区域之间的电干扰。需要强调的是，本技术实施例对应的附图中的第一连接结构140表示的实际电子元器件所占据的区域范围，并非第一连接结构140的轮廓与形状。
71.进一步地，本技术实施例可通过主导电线150将外围电路10接收的电信号传递至第一连接结构140。示例性地，主导电线150可以是宽度大、电阻小以及传输速度快的导电线，这样可以有效地降低传输过程中电信号的损耗。需要强调的是，在如图1c的存储器中，多条导线30由于存储阵列的数量和存储容量等因素的限制，其宽度不能过大，否则会导致布线困难。另一方面，与外围电路20相距较远的存储阵列11(例如，图1c中bankn)受到阻容延迟和电压降的影响也会更大。
72.相对地，本技术实施例中的主导电线150可直接从外围电路110延伸至第一连接结构140，这样可以使得主导电线150的宽度大于图1c中的导线30，且减少了在存储阵列130中的传输损耗。
73.进一步地，在第一连接结构140两侧延伸设置的从导电线160，可将上述电信号最终传递至存储区120中的各个存储阵列130。示例性地，参照图3a所示，本技术实施例可具有至少两条的从导电线160，分别设置在第一存储区120a和第二存储区120b中。这里，从导电线160分别在第一连接结构140两侧相互背离的方向(例如，图3a中的x轴正方向和x轴负方向)上延伸，并与其所在的存储区内的多个存储阵列130电性连接。
74.在本公开实施例中，主导电线150可以设置于与存储区120以及从导电线160的不同层，也可以位于存储阵列130外围的空白区域，从而可以在足够的空间以较宽的导电线的形式实现低阻抗的信号传输。
75.在一些实施例中，参照图3b所示，存储区120中还可包括存储阵列控制模块170。这里的存储阵列控制模块170可以和图1a至1c中的存储阵列控制单元12相同。示例性地，存储阵列控制模块170与外围电路110电性连接，从而实现信号交互，以使所述外围电路110通过存储阵列控制模块170为存储区120内的各个存储阵列130提供控制信号，例如，编程或读写信号等。
76.具体地，存储阵列控制模块170可包括驱动器、译码器、感测放大器或其他控制存储阵列130的电子元器件等。
77.本技术实施例提供的存储器100，可通过从外围电路110延伸至第一连接结构140
的主导电线150，将接收到的电信号传递至两个相邻的存储阵列130之间，并在所述第一连接结构140上实现信号的分配，再通过与所述第一连接结构140连接、且在第一连接结构140两侧相互背离延伸的从导电线160，将分配后的所述电信号分别传递至第一连接结构140两侧对应的多个存储阵列130。这样，一方面可以减少信号传输过程中的延迟与压降，有效提升存储器的性能；另一方面，在增大存储容量时，可以均衡改善各存储阵列之间的损耗，提高存储器的可靠性。
78.在一些实施例中，参照图3c所示，所述第一连接结构140两侧的所述存储阵列130的数量相等。
79.在本技术实施例中，越靠近第一连接结构140的存储阵列130，其接收的电信号的损耗越小。对应的，越远离第一连接结构140的存储阵列130，电信号在传输的过程中需要经过更多的导线或电子元器件，其产生的阻容延迟和电压降也就越大，对所述存储阵列130执行访问操作的影响也就越大。
80.参照图3c所示，第一连接结构140两侧的存储区120可分为第一存储区120a和第二存储区120b。这里，第一存储区120a中具有n个存储阵列130，例如，图3c中的bank0_a、bankn_a以及位于上述两个存储阵列之间的多个存储阵列130。类似的，第二存储区120b中也可具有n个存储阵列130，例如，图3c中的bank0_b、bankn_b以及位于上述两个存储阵列之间的多个存储阵列130。
81.可以理解的是，上述第一存储区120a与第二存储区120b中与第一连接结构140距离相同或相差不大的两个存储阵列130(例如，图3c中的bank0_a与bank0_b)，其接收到的电信号的延迟与压降也应该相同或相差不大。
82.因此，在本技术实施例中，第一连接结构140两侧的多个存储阵列130的数量相等，一方面使得第一连接结构140远离外围电路110一侧的存储阵列130的电信号损耗有效降低，另一方面可以使得分别位于从导电线对应位置上的两个存储阵列130接收到的电信号的阻容延迟与电压降基本一致，有利于均衡改善存储器的性能。
83.在一些实施例中，图3d示出了图3a中存储区120沿aa’方向的截面示意图。具体地，参照图3d所示，所述主导电线150位于第一结构层210；
84.所述从导电线160位于不同于所述第一结构层210的第二结构层220；
85.所述第一连接结构140连通所述第一结构层210和所述第二结构层220。
86.在本技术实施例中，存储器100中的各组件可以位于不同结构层上。示例性地，主导电线150可以位于第一结构层，从导电线160可以位于第二结构层，这里的第一结构层与第二结构层在垂直于存储阵列表面的方向上层叠设置，以将主导电线150与从导电线160相互分离。
87.进一步地，可以设置连通第一结构层和第二结构层的第一连接结构140。需要说明的是，这里的连通是指电性连接。在一些实施例中，若第一结构层与第二结构层直接接触，则第一连接结构140可以部分贯穿第一结构层和第二结构层，以将主导电线150与从导电线160之间实现电性连接。若第一结构层与第二结构层不直接接触，则第一连接结构140可以设置在第一结构层与第二结构层之间，以连接第一结构层和第二结构层，进而实现主导电线150与从导电线160之间的电性连接。
88.需要强调的是，上述第一结构层与第二结构层可以是包括介电材料(例如，氧化硅
或氮化硅)和/或导电材料(例如，金属)的实体结构层，也可以是表示存储器100中的各组件位置关系的一个空间区域。
89.示例性地，第一结构层对应的平面可以位于第二结构层对应的平面之上，也可以位于第二结构层对应的平面之下。具体地，当第一结构层为例如顶层金属层时，第二结构层可以是次金属层，第一结构层与第二结构层之间可以通过接触插塞、过孔或其他互连结构连接，这样可以使得主导电线500宽度尽可能的增大，以减小电信号的传输损耗。
90.在本技术实施例中，主导电线150与从导电线160位于不同的结构层对应的平面上，可以减小布线的难度和电信号之间的干扰。
91.在一些实施例中，所述第一连接结构140为连接所述第一结构层和所述第二结构层的过孔。
92.在本技术实施例中，主导电线150与从导电线160可以是金属互连线，则与主导电线150对应的第一结构层以及与从导电线160对应的第二结构层可以是表示空间区域的两个不同的平面。
93.进一步地，第一连接结构140可以是直接连接主导电线150和从导电线160、间接连通第一结构层和第二结构层的过孔，这样相比于其他互连结构可以降低对电信号的影响，且散热性能也较好。
94.具体地，过孔的一端可以连接主导电线150，另一端则可以分别连接至少两条从导电线160，并将主导电150中的电信号分配至至少两条从导电线160中。可以理解的是，若连接过孔的从导电线160的材质与长度等影响电信号强弱的因素相同，则第一连接结构140可以均匀的将电信号分配到所述至少两条从导电线160上。
95.本技术实施例采用过孔作为第一连接结构140，可以降低工艺难度，减小信号损耗，并且可以高效准确的实现电信号的分配。
96.在一些实施例中，参照图3d所示，所述多个存储阵列130位于第三结构层230，所述第三结构层230不同于所述第一结构层210且不同于所述第二结构层220；所述存储器100还包括：
97.至少一个连通所述第三结构层230和所述第二结构层220的第二连接结构180；所述第二连接结构180连接所述从导电线160和对应的所述存储阵列130。
98.示例性地，在本技术实施例中，多个存储阵列130可以位于与主导电线150以及从导电线160不同的水平面上，即上述第三结构层230不同于上述第一结构层210，且不同于上述第二结构层220。
99.具体地，第一结构层210、第二结构层220以及第三结构层230可以在垂直于存储阵列130表面的方向上依次层叠排布。这里，第一结构层210可以是顶层金属层，并通过第一连接结构140，即过孔与第二结构层220连通；第二结构层220可以是中间金属层，并通过上述第二连接结构180与第三结构层230连通。
100.在本技术实施例中，第二连接结构180可以是接触插塞或互连线，以将位于第二结构层220中的从导电线160与多个存储阵列130连接。这样，位于不同平面的结构层可以使得主导电线150、从导电线160与多个存储阵列130之间的电信号干扰减小，且有利于布线。
101.在一些实施例中，参照图4a至图4c所示，所述存储阵列130包括多个沿第一方向d1依次排布的行单元131；所述多个存储阵列130沿第二方向d2依次排布；所述第一方向d1垂
直于所述从导电线160的延伸方向；所述第二方向d2平行于所述从导电线160的延伸方向；其中，
102.所述第一连接结构140的两侧分别连接有多条相互平行的所述从导电线160；
103.所述多条从导电线160在所述第一方向d1依次排布，分别连接多个所述存储阵列130中位于同一直线上的多个所述行单元131。
104.需要指出的是，本技术实施例图4a至图4c中的第一方向d1可以为图3a或图3b中的y轴方向，第二方向d2可以为图3a或图3b中的x轴方向。
105.具体地，多个行单元131在第一方向d1上依次排布，这里相邻的两个行单元131可以相互间隔，以实现电隔离。多个存储阵列130在第二方向d2上依次排布，这里相邻的两个存储阵列130之间可以相互间隔，以实现电隔离。
106.在一些实施例中，参照图4a所示，相邻存储阵列130之间的行单元131可以一一对应，即在第一方向d1上按预设顺序排布的多个行单元131可以位于同一直线上。
107.在另一些实施例中，参照图4b所示，存储阵列130之间可以包括存储阵列控制模块170，以使得在存储阵列控制模块170两侧，即沿第一方向d1相互背离的方向上，依次排布多个行单元131。类似地，相邻存储阵列130之间按照预设顺序排布的多个行单元131可以位于相同的直线上。
108.进一步地，参照图4c所示，多条从导电线160与第一方向d1上依次排布的多个同一直线上的行单元131一一对应，即多条从导电线160也在第一方向d1上依次排布，且分别连接至各个存储阵列130中与之对应的行单元131。这里，多条从导电线160之间可以相互平行。
109.可以理解的是，图4c示出的是图3a中位于第一连接结构140靠近外围电路110一侧的存储区(即，第二存储区120b)的局部放大示意图，这里该区域中的多条从导电线160沿第二方向d2的正方向延伸。类似的，对于图3a中位于第一连接结构140远离外围电路110一侧的存储区(即，第一存储区120a)而言，该区域中的多条从导电线160应该沿第二方向d2的负方向延伸。对于图4b中包括存储阵列控制模块170的结构而言也是类似的设置，本技术在此不做过多限定。
110.在一些实施例中，参照图5所示，所述行单元131包括多个沿所述第二方向d2依次排布的存储区块1310，所述存储器100还包括：
111.多条第一级导电支线1311，连接所述从导电线160，并分别连接所述多个存储区块1310。
112.需要说明的是，图5为图4c基础上某一行单元131的局部放大图，且本技术实施例将以三个存储区块1310为例进行解释说明。可以理解的是，每一个行单元131中的存储区块1310的数量需要根据实际生产中存储器的存储容量而确定。
113.示例性地，同一行单元131中的多个存储区块1310之间可以相互间隔，其中一个存储区块1310又可被称为一个block，且存储区块1310中可包括字线驱动器1312(word line driver)、位线驱动器1313(bit line driver)以及其他电路结构或电子元器件。在本技术实施例中，每一个存储区块1310可以对应有至少一条第一级导电支线1311，以连接从导电线160，并向第一方向d1延伸，实现与存储区块1310的电性连接。
114.在一些实施例中，参照图6所示，所述存储器100还包括：
115.多条第二级导电支线1314，连接所述第一级导电支线1311，并沿所述第二方向d2延伸至所述存储区块1310的区域范围内。
116.需要说明的是，图6为图5基础上某一存储区块1310的局部放大图。
117.示例性地，以三维相变存储器为例，其具有上下堆叠设置的多层存储单元，上下相邻的两个存储单元之间可以共用字线，下层存储单元耦接至下层位线，上层存储单元耦接至上层位线。此外，上述位线驱动器1313可包括上层位线选择器1313a和下层位线选择器1313b。
118.具体地，图6中的第一级导电支线1311连接从导电线160和对应的存储区块1310，在所述第一级导电支线1311上可以连接有多条第二级导电支线1314。其中，参照图6所示，一条第二级导电支线1314可连接第一级导电支线1311以及存储区块1310中的字线驱动器，并为所述字线提供字线信号。另外两条第二级导电支线1314可分别连接第一级导电支线1311与所述上层位线选择器1313a和第一级导电支线1311与所述下层位线选择器1313b，并为所述上层位线和所述下层位线提供位线信号。
119.在一些实施例中，所述存储区块包括多个相互平行且在所述第一方向依次间隔的字线，所述存储器还包括：
120.多条第三级导电支线，连接所述第二级导电支线1314，并分别连接所述多条字线。
121.示例性地，本技术实施例中的存储区块1310中的多个存储单元可在行方向(例如，第一方向d1)和列方向(例如，第二方向d2)依次排布，从而形成存储单元阵列。所述存储单元阵列与上述字线驱动器、位线驱动器以及电路结构或电子元器件构成了所述存储区块1310。需要说明的是，在同一直线，即上述同一行或同一列方向上的多个存储单元连接至同一条字线，因此，在存储单元阵列中，多条字线可以在第一方向d1或第二方向d2上依次间隔分布，且相互平行。
122.进一步地，结合图5和图6所示，在第一级导电支线1311在第一方向d1延伸的基础上，其中一条第二级导电支线1314在第二方向d2上连接所述第一级导电支线1311和字线驱动器1312。进一步地，所述字线驱动器1312与多条第三级导电支线(图中未示出)连接，并根据外部的控制信号将所述字线信号传递给对应的字线。
123.需要说明的是，上述多条第二级导电支线与第一级导电支线，以及多条第三级导电支线与第二级导电支线之间可以通过互连线或过孔连接。此外，多条第三级导电支线的延伸方向需要根据实际存储单元阵列中的字线方向确定。
124.可以理解的是，在另一些实施例中，位线驱动器也可以连接多条第四级导电支线，以分别连接所述存储单元阵列中的多条位线，本技术在此不做过多限制。
125.在本技术实施例中，通过主导电线150、从导电线160、第一级导电支线1311、第二级导电支线1314以及其他导电支线，可以将电信号高效快速的分配，且减少了布线的难度。
126.在一些实施例中，如图7所示，所述存储器100还包括：
127.电源连接垫111，位于所述外围电路110中，用于与供应电源连接；其中，所述电源连接垫111连接所述主导电线150。
128.本技术实施例所涉及的电源连接垫111可以是焊盘或其他与外部供应电源实现电连接的电子元器件。示例性地，电源连接垫111上可以包括输入接口，以将供应电源提供的电信号引入存储器100，还可以包括输出接口，以将电信号提供给外围电路110中的电子元
器件(例如，振荡器或稳压器等)和主导电线150。
129.具体地，参照图7所示，主导电线150的一端与电源连接垫111的输出接口对应连接，并沿x轴负方向延伸，以连接第一连接结构140。可以理解的是，图7中的电源连接垫111与图1b中的功率设备21可以相同，本技术在此不做过多限定。
130.在一些实施例中，所述主导电线150的宽度大于所述从导电线160的宽度。
131.在本技术实施例中，主导电线150连接外围电路110和第一连接结构140，可设置为大宽度的导电线，从而降低电阻和传输损耗。另一方面，从导电线160由于需要连接至多个存储阵列130，且可具有多条，因此其宽度可以小于主导电线150的宽度，以减少相互从导电线160之间的电干扰，以及降低布线难度。
132.参照图8所示，本技术实施例还提供了一种半导体结构1000，所述半导体结构1000包括：
133.衬底1100；
134.如上述实施例所述的存储器100，位于所述衬底1100上。
135.在本技术实施例中，衬底1100可以包括但不限于硅(si)衬底、锗(ge)衬底、硅锗(sige)衬底、绝缘体上硅(silicon on insulator，soi)衬底或者绝缘体上锗(germanium on insulator，goi)衬底等，并且该衬底1100可以为p型掺杂或n型掺杂。
136.在一些实施例中，衬底1100上方可以具有隔离层用于保护所述衬底1100，这里的隔离层可由单层膜或多层膜组成。示例性地，隔离层可以包括位于衬底1100上方自下而上依次堆叠的氧化硅层、氮化硅层。在另一些实施例中，上述隔离层的膜层数及膜层材料也可以根据实际需求进行调整，本技术在此不做过多限制。
137.进一步地，在衬底1100上可通过沉积的方式形成所述存储器100，这里的沉积工艺可包括化学气相沉积(chemical vapor deposition，cvd)、原子层沉积(atomic layer deposition，ald)或物理气相沉积(physical vapor deposition，pvd)等中的一种或多种。
138.因此，本技术实施例提供的半导体结构1000可通过衬底1100上的存储器100减少信号传输过程中的延迟与压降，有效提升半导体结构1000的性能，并且在增大半导体结构1000的存储容量时，可以均衡改善半导体结构1000中各存储阵列之间的损耗，提高半导体结构1000的可靠性。
139.此外，参照图9所示，本技术实施例还提供了一种存储系统2000，所述存储系统2000包括：
140.如上述实施例所述的存储器100；
141.控制器2100，与所述存储器100耦接，用于控制所述存储器100。
142.在本技术实施例中，控制器2100可以通过多个接口与存储器100耦接，并且可以控制存储器100的读取、擦除和编程等操作。
143.示例性地，控制器2100可以被设计为用于在低占空比环境中操作，如安全数字(sd)卡、紧凑型闪存(cf)卡、通用串行总线(usb)闪存驱动器或者用于在诸如个人计算器、数字相机、移动电话等电子设备中使用的其他介质。在一些实施例中，控制器2100还可以被设计为用于在高占空比环境ssd或嵌入式多媒体卡(emmc)中操作，ssd或emmc用作诸如智能电话、平板计算机、膝上型计算机等移动设备的数据储存器以及企业存储阵列。进一步地，控制器2100还可以被配置为管理关于存储在或要存储在存储器100中的数据的各种功能，
包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等；还可以被配置为处理关于从存储器100读取的或者被写入到存储器中的数据的纠错码(ecc)。此外，控制器2100还可以执行任何其他合适的功能，例如格式化存储器100，或者根据特定通信协议与外部设备(例如，主机)通信。示例性地，控制器2100可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如usb协议、mmc协议、外围部件互连(pci)协议、pci高速(pci-e)协议、高级技术附件(ata)协议、串行ata协议、并行ata协议、小型计算机小型接口(scsi)协议、增强型小型磁盘接口(esdi)协议、集成驱动电子设备(ide)协议、firewire协议等。
144.需要说明的是，本技术所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
145.以上所述，仅为本技术的具体实施方式，但本技术的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本技术的保护范围之内。因此，本技术的保护范围应以所述权利要求的保护范围为准。