本发明涉及集成电路，尤其涉及一种芯片及用于芯片的测试方法。
背景技术：
1、芯片在半导体工艺生产过程中会产生并不友好的应力，该应力有可能导致芯片产生裂缝进而影响芯片的正常功能。芯片在完成晶圆工艺后会进入到切割工艺，由于晶圆内部存在应力，切割工艺亦可能导致较严重的裂缝，该裂缝有较大几率造成芯片失效。
2、由于芯片制造及测试成本都比较昂贵，为了防止带有裂缝的芯片进一步往后流通，通常会在芯片的各金属层制造时，于芯片外围设置对应的金属环，并将所有层上的金属环串联成一个完整的回路，通过检测该回路的连通性来判断芯片是否存在断裂损伤。
3、然而，这样虽然能够检测出芯片是否出现断裂损伤，但却无法对断裂损伤进行定位，导致dcm（die crack monitor，芯片断裂侦测）发生异常时，即芯片发生断裂损伤时，难以进行针对性的工艺改善。
技术实现思路
1、有鉴于此，本发明实施例提供一种芯片及用于芯片的测试方法，便于对芯片进行断裂损伤检测和定位，从而有利于芯片的工艺改善。
2、第一方面，本发明实施例提供一种芯片，包括：交替堆叠的至少一个金属层和至少一个介质层；每个所述金属层包括设置于主体区域的主体图形以及设置于边缘区域的第一金属线和第二金属线，所述第一金属线和所述第二金属线彼此平行且间隔第一距离；所述边缘区域围绕在所述主体区域周边；所述主体图形与所述第一金属线及所述第二金属线之间均无电连接；各所述金属层上的所述第一金属线分别通过各所述介质层中的第一过孔首尾相接彼此串联，形成第一串联线，各所述金属层上的所述第二金属线分别通过各所述介质层中的第二过孔首尾相接彼此串联，形成第二串联线，所述第一串联线与所述第二串联线彼此对应；所述第一串联线的第一目标端和所述第二串联线的第一目标端，分别通过金属引脚引出芯片，其中，所述第一串联线的第一目标端和所述第二串联线的第一目标端位于所述芯片的同一所述金属层。
3、在一种实施方式中，所述芯片包括至少一个串联线组，其中每个所述串联线组包括一条所述第一串联线和一条对应的所述第二串联线；各所述串联线组之间无电连接；每个所述串联线组中，位于同一所述金属层中的一条所述第一金属线和一条所述第二金属线形成一个金属线组。
4、在一种实施方式中，同一所述金属层中，各所述金属线组围绕所述主体区域分布拼凑成带缺口的环，所述缺口为相邻的两个金属线组之间的间隙；其中，各所述金属线组中的第一金属线拼凑成带第一缺口的第一环，所述第一缺口为相邻两条所述第一金属线彼此邻近的端点之间的间隙，各所述金属线组中的第二金属线拼凑成带第二缺口的第二环，所述第二缺口为相邻两条所述第二金属线彼此邻近的端点之间的间隙，所述第二环位于所述第一环内。
5、在一种实施方式中，同一所述金属线组中的所述第一金属线和所述第二金属线长度相等或不等；不同的所述金属线组中，各所述第一金属线的长度相等或不等，各所述第二金属线的长度相等或不等。
6、在一种实施方式中，不同的所述金属线组中，所述第一金属线和所述第二金属线之间的第一距离相等或不等，所述第一距离是所述第一金属线的线宽的预设倍数，所述预设倍数处于0.5倍到5倍之间。
7、在一种实施方式中，属于同一个所述串联线组的各所述金属线组，在垂直于所述金属层的方向上彼此对齐或错开。
8、在一种实施方式中，所述串联线组的数量为1至20个。
9、在一种实施方式中，所述第一串联线的所述第一目标端位于第一目标层中、形成该第一串联线的所述第一金属线的第一端；所述第二串联线的所述第一目标端位于所述第一目标层中、形成该第二串联线的所述第二金属线的第二端；其中，所述第一端与所述第二端相同或不同；所述第一目标层为所述至少一个金属层中的顶层或底层。
10、在一种实施方式中，所述第一金属线和所述第二金属线为线段，或为多条线段拼接形成的折线。
11、在一种实施方式中，所述第一串联线的第二目标端和所述第二串联线的第二目标端，分别通过金属引脚引出芯片，其中，所述第一串联线的第二目标端和所述第二串联线的第二目标端位于所述芯片的同一所述金属层。
12、第二方面，本发明的实施例还提供一种用于芯片的测试方法，所述芯片为本发明的实施例提供的任一种芯片，所述测试方法包括：通过所述第一串联线的第一目标端对应的金属引脚以及所述第二串联线的第一目标端对应的金属引脚，获取所述芯片的预设电学参数的测量值；所述预设电学参数包括所述第一串联线与所述第二串联线之间的电容；根据所述预设电学参数的测量值和理论值，确定所述芯片是否存在断裂损伤；在所述芯片存在断裂损伤的情况下，根据所述预设电学参数的测量值和理论值，对断裂损伤进行定位。
13、在一种实施方式中，所述根据所述预设电学参数的测量值和理论值，确定所述芯片是否存在断裂损伤包括：根据所述芯片的设计参数，计算所述第一串联线与所述第二串联线之间的电容的理论值；如果所述电容的理论值与所述电容的测量值的差异在预设范围内，确定所述芯片不存在断裂损伤；如果所述电容的理论值与所述电容的测量值的差异在所述预设范围之外，确定所述芯片存在断裂损伤。
14、在一种实施方式中，所述芯片中，所述第一串联线的第二目标端和所述第二串联线的第二目标端，分别通过金属引脚引出所述芯片，其中，所述第一串联线的第二目标端和所述第二串联线的第二目标端位于所述芯片的同一所述金属层；所述预设电学参数还包括以下至少一项：所述第一串联线的电阻、流过所述第一串联线的电流、所述第二串联线的电阻、流过所述第二串联线的电流；所述通过所述第一串联线的第一目标端对应的金属引脚以及所述第二串联线的第一目标端对应的金属引脚，获取所述芯片的预设电学参数的测量值包括以下至少一项：通过所述第一串联线的第一目标端和第二目标端各自对应的金属引脚，获取所述第一串联线的电阻或流过所述第一串联线的电流；通过所述第二串联线的第一目标端和第二目标端各自对应的金属引脚，获取所述第二串联线的电阻或流过所述第二串联线的电流；所述根据所述预设电学参数的测量值和理论值，确定所述芯片是否存在断裂损伤包括以下至少一种：如果所述第一串联线的电阻和/或所述第二串联线的电阻大于预设电阻阈值，确定所述芯片存在断裂损伤；如果所述第一串联线的电阻和/或所述第二串联线的电阻小于所述预设电阻阈值，确定所述芯片不存在断裂损伤；如果流过所述第一串联线的电流和/或流过所述第二串联线的电流小于预设电流阈值，确定所述芯片存在断裂损伤；如果流过所述第一串联线的电流和/或流过所述第二串联线的电流大于预设电流阈值，确定所述芯片不存在断裂损伤。
15、在一种实施方式中，所述在所述芯片存在断裂损伤的情况下，根据所述预设电学参数的测量值和理论值，对断裂损伤进行定位包括：在所述芯片存在断裂损伤的情况下，根据所述芯片的设计参数，分别确定各所述金属层中，所述第一金属线与所述第二金属线之间的电容的计算表达式，得到分段电容表达式；根据所述第一目标端所在的金属层，以及各所述分段电容表达式，确定断裂损伤发生在其中任一所述金属层的情况下，断裂损伤所在位置与断裂电容的理论值之间的第一对应关系，或者，断裂损伤所在位置与断裂电容的理论范围之间的第二对应关系，其中，所述断裂电容为发生断裂损伤的情况下，所述第一串联线和所述第二串联线之间的电容；根据所述电容的测量值以及所述第一对应关系或所述第二对应关系，对断裂损伤定位。
16、在一种实施方式中，所述根据所述电容的测量值以及所述第一对应关系或所述第二对应关系，对断裂损伤定位包括以下至少一项：根据所述电容的测量值以及所述第一对应关系，确定断裂损伤所在的金属层及断裂损伤在该金属层中的位置；根据所述电容的测量值以及所述第二对应关系，确定断裂损伤所在的金属层。
17、在一种实施方式中，所述芯片包括至少一个串联线组，其中每个所述串联线组包括一条所述第一串联线和一条所述第二串联线；各所述串联线组之间无电连接；每个所述串联线组中，位于同一所述金属层中的一条所述第一金属线和一条所述第二金属线形成一个金属线组；所述在所述芯片存在断裂损伤的情况下，根据所述预设电学参数的测量值和理论值，对断裂损伤进行定位包括：根据所述预设电学参数对应的串联线组在所述芯片中的位置，确定断裂损伤在所述芯片中的分布范围。
18、本发明的实施例提供的芯片及用于芯片的测试方法，芯片包括交替堆叠的至少一个金属层和至少一个介质层；每个金属层包括设置于主体区域的主体图形以及设置于边缘区域的第一金属线和第二金属线，边缘区域围绕在主体区域周边，主体图形与第一金属线及所述第二金属线之间均无电连接，这样就在不影响芯片原有结构和功能的情况下，通过位于边缘区域的第一金属线和第二金属线对芯片的断裂损伤进行检测和定位。具体地，由于第一金属线和第二金属线彼此平行且间隔第一距离，因此每个金属层中的第一金属线和第二金属线之间就形成了电容。又由于各金属层上的第一金属线分别通过各介质层中的第一过孔首尾相接彼此串联形成第一串联线，各金属层上的第二金属线分别通过各介质层中的第二过孔首尾相接彼此串联形成第二串联线，第一串联线与第二串联线彼此对应，因此，这就相当于将各金属层中，第一金属线和第二金属线形成的电容并联起来，得到并联电容。这样，将第一串联线的第一目标端和第二串联线的第一目标端分别通过金属引脚引出芯片后，就便于通过这两个金属引脚测量该并联电容的大小。同时，由于第一目标端和第一目标端位于芯片的同一金属层，因此并联电容的测量值，除了与并联电容本身的电学特性相关外，还与第一串联线中连接到对应金属引脚的串联线长度以及第二串联线中连接到对应金属引脚的串联线长度相关，因此可以根据并联电容的测量值与并联电容的理论值，确定第一串联线中连接到对应金属引脚的串联线长度以及第二串联线中连接到对应金属引脚的串联线长度，进而通过这两个串联线长度确定第一串联线或第二串联线是否发生断裂并在发生断裂的情况下对断裂进行定位，从而实现对芯片进行断裂损伤检测和定位，有利于工艺的进一步改善。
1.一种芯片，其特征在于，包括：
2.根据权利要求1所述的芯片，其特征在于，所述芯片包括至少一个串联线组，其中每个所述串联线组包括一条所述第一串联线和一条对应的所述第二串联线；各所述串联线组之间无电连接；
3.根据权利要求2所述的芯片，其特征在于，同一所述金属层中，各所述金属线组围绕所述主体区域分布拼凑成带缺口的环，所述缺口为相邻的两个金属线组之间的间隙；其中，各所述金属线组中的第一金属线拼凑成带第一缺口的第一环，所述第一缺口为相邻两条所述第一金属线彼此邻近的端点之间的间隙，各所述金属线组中的第二金属线拼凑成带第二缺口的第二环，所述第二缺口为相邻两条所述第二金属线彼此邻近的端点之间的间隙，所述第二环位于所述第一环内。
4.根据权利要求2所述的芯片，其特征在于，同一所述金属线组中的所述第一金属线和所述第二金属线长度相等或不等；不同的所述金属线组中，各所述第一金属线的长度相等或不等，各所述第二金属线的长度相等或不等。
5.根据权利要求2所述的芯片，其特征在于，不同的所述金属线组中，所述第一金属线和所述第二金属线之间的第一距离相等或不等，所述第一距离是所述第一金属线的线宽的预设倍数，所述预设倍数处于0.5倍到5倍之间。
6.根据权利要求2所述的芯片，其特征在于，属于同一个所述串联线组的各所述金属线组，在垂直于所述金属层的方向上彼此对齐或错开。
7.根据权利要求2所述的芯片，其特征在于，所述串联线组的数量为1至20个。
8.根据权利要求1至7中任一项所述的芯片，其特征在于，
9.根据权利要求1至7中任一项所述的芯片，其特征在于，所述第一金属线和所述第二金属线为线段，或为多条线段拼接形成的折线。
10.根据权利要求1至7中任一项所述的芯片，其特征在于，所述第一串联线的第二目标端和所述第二串联线的第二目标端，分别通过金属引脚引出芯片，其中，所述第一串联线的第二目标端和所述第二串联线的第二目标端位于所述芯片的同一所述金属层。
11.一种用于芯片的测试方法，其特征在于，所述芯片为权利要求1所述的芯片，所述测试方法包括：
12.根据权利要求11所述的测试方法，其特征在于，所述根据所述预设电学参数的测量值和理论值，确定所述芯片是否存在断裂损伤包括：
13.根据权利要求11所述的测试方法，其特征在于，所述芯片中，所述第一串联线的第二目标端和所述第二串联线的第二目标端，分别通过金属引脚引出所述芯片，其中，所述第一串联线的第二目标端和所述第二串联线的第二目标端位于所述芯片的同一所述金属层；
14.根据权利要求11所述的测试方法，其特征在于，所述在所述芯片存在断裂损伤的情况下，根据所述预设电学参数的测量值和理论值，对断裂损伤进行定位包括：
15.根据权利要求14所述的测试方法，其特征在于，所述根据所述电容的测量值以及所述第一对应关系或所述第二对应关系，对断裂损伤定位包括以下至少一项：
16.根据权利要求11所述的测试方法，其特征在于，
