本技术涉及半导体，具体地，涉及一种半导体结构。
背景技术：
1、cjfet(complementary junction field-effect transistor，互补式结型场效应晶体管)是一种集成电路的工艺器件，一般是在硅基晶圆模板上同时制备njfet(n-typejfet)和pjfet(p-type jfet)两种物理特性互补的基本元件。cjfet因其互补特性被广泛应用于各种电子设备与电子器件。
2、现有碳化硅cjfet结构采用jfet器件制作构成逻辑功能，但由于jfet的工作原理，在碳化硅中形成的njfet器件栅极控制信号的电压施加到约3v以上(p型为-3v以下)后会有极大不期望的栅-沟道正向开启电流生成，不利于cjfet器件正常逻辑功能的稳定性和栅极可靠性；且常用cmos逻辑的控制信号约5v左右，cjfet器件输入控制信号无法施加到3v以上，因此目前的碳化硅cjfet器件难以匹配常见系统。
3、此外，传统cjfet器件为常开器件，与cmos的常关器件不同的是，实现关断需要对njfet和pjfet的栅极施加完全相反的控制电压，这不仅增加了逻辑模块的功耗，也大大增加了对该逻辑模块的控制信号的设计要求。
4、因此，目前亟需一种功耗较小，且在高栅控电压下可靠性更高的碳化硅半导体器件。
技术实现思路
1、为了解决上述技术问题，本技术实施例中提供了一种半导体结构。
2、本技术实施例的第一个方面，提供了一种半导体结构，至少包括形成于碳化硅基体中基体单元，所述基体单元为nfet器件、pfet器件中的至少一种，所述基体单元至少包括：堆叠于衬底层表面的栅极区、漏极区、沟道区和源极区，其中，所述沟道区的掺杂浓度小于所述漏极区和所述源极区，且所述漏极区和所述源极区的掺杂浓度构成所述沟道区的自耗尽状态；
3、至少一个耦合电容结构，与所述栅极区中的顶栅区贴合，用于接收栅控电压。
4、在本技术一个可选实施例中，所述耦合电容结构包括：沿垂直方向堆叠的第一电极和第一介质层；其中，所述第一介质层位于所述第一电极与所述栅极区之间，且分别与所述第一电极和所述顶栅区贴合。
5、在本技术一个可选实施例中，上述半导体结构，还包括：
6、至少两个第一欧姆接触区，分别设置于所述沟道区两侧，各所述第一欧姆接触区均与所述沟道区贴合；所述源极区和所述漏极区分别位于两个所述第一欧姆接触区远离所述衬底层的表面。
7、在本技术一个可选实施例中，上述半导体结构，还包括：
8、至少两个第二欧姆接触区，分别设置于至少两个所述第一欧姆接触区的两侧，且分别与所述第一欧姆接触器独立。
9、在本技术一个可选实施例中，所述第一欧姆接触区与所述栅极区中的底栅区之间具有一阻隔层。
10、在本技术一个可选实施例中，两个所述第一欧姆接触区和所述沟道区为第一离子掺杂类型；
11、所述顶栅区、底栅区和两个所述第二欧姆接触区为第二离子掺杂区；所述第一离子掺杂类型与所述第二离子掺杂类型不同。
12、在本技术一个可选实施例中，所述基体单元为pfet器件，所述第一离子掺杂类型为p型，所述第二离子掺杂类型为n型。
13、在本技术一个可选实施例中，所述基体单元为nfet器件，所述第一离子掺杂类型为n型，所述第二离子掺杂类型为p型。
14、在本技术一个可选实施例中，所述碳化硅基体至少包括：沿垂直方向堆叠的衬底层、外延层和第二介质层；其中，所述基体单元设置于所述外延层；
15、电连接结构，设置于所述第二介质层，用于将所述基体单元引出至所述半导体结构表面的表面金属层。
16、在本技术一个可选实施例中，所述电连接结构至少包括：
17、多个填充有导电材料的层间通孔；至少一个所述层间通孔与所述顶栅区电连接；
18、多个金属互连线，与多个所述层间通孔互连，以将所述基体单元引出至所述半导体结构表面的表面金属层。
19、在本技术一个可选实施例中，所述外延层包括：
20、相互堆叠的第一外延层和第二外延层，其中，所述第一外延层的离子掺杂浓度小于所述第二外延层的离子掺杂浓度；所述基体单元设置于所述第一外延层。
21、在本技术一个可选实施例中，底栅区的离子掺杂浓度为1e17/cm3～1e19/cm3；和/或，所述沟道区的离子掺杂浓度为1e17/cm3～5e19/cm3；和/或，所述顶栅区的离子掺杂浓度为1e16/cm3～1e20/cm3；和/或，所述漏极区、所述源极区的离子掺杂浓度为1e18/cm3～5e20/cm3。
22、在本技术一个可选实施例中，所述基体单元至少包括相互独立的nfet器件和pfet器件。
23、在本技术一个可选实施例中，所述基体单元至少包括pfet器件，所述半导体结构还包括：
24、半封闭结构的阱区，所述pfet器件位于所述阱区的内腔室；所述阱区的离子掺杂类型与所述底栅区的离子掺杂类型不同，且所述阱区的离子掺杂浓度大于所述底栅区的离子掺杂浓度。
25、在本技术一个可选实施例中，所述顶栅区的横向宽度小于所述沟道区的宽度。
26、本技术实施例的第二个方面，提供了一种电子器件，包括：
27、如上任一项所述的半导体结构。
28、本技术实施例的第三个方面，提供了一种半导体结构的制备方法，用于制备上述任一项所述的半导体结构，所述方法至少包括：
29、在碳化硅外延层中采用局部离子注入法形成至少包括底栅区、沟道区和顶栅区，以及源极区和漏极区的基体单元；并同控制控制离子注入浓度将所述沟道区为自耗尽状态；所述基体单元为nfet器件、pfet器件中的至少一种，所述沟道区的掺杂浓度小于所述漏极区和所述源极区，且所述漏极区和所述源极区的掺杂浓度构成所述沟道区的自耗尽状态；
30、在所述顶栅区表面形成耦合电容结构；
31、在所述外延层表面形成其他辅助结构，得到半导体结构。
32、传统的碳化硅cjfet器件在栅极注入较大的栅控电压时(一般大于3v)，由于栅极和沟道区之间贴合会有极大不期望的栅-沟道正向开启电流生成。
33、第一方面，本技术实施例提供的半导体结构由于第一介质层5的存在，cfet整体的栅控电压可以在施加到3v以上(或-3v以下)时，甚至5v以上的情况下，沟道区也无额外电流注入的不良影响(耦合电容只形成耦合电场，不形成新的电子或载流子，故不会额外产生新的注入电流)，因此即使栅控电压处于一个较大的数值范围，沟道区也不会额外产生栅-沟道电流，因此，本技术实施例提供了一种在高栅控电压下也具有高可靠性和高稳定性的碳化硅cfet器件；第二方面，由于本技术实施例提供的半导体结构可以将栅控电压提高至一个较大的数值范围，因此可以完全匹配现有常用cmos器件的输入逻辑信号，解决目前碳化硅cjfet器件逻辑稳定性问题和控制信号无法与常用cmos器件控制信号匹配问题，同时由于避免栅极大电流的存在，提高半导体器件的可靠性和稳定；
34、第三方面，本技术实施例提供的半导体结构由于耦合电容结构的存在，可以通过电容耦合作用控制沟道区的关断与开启，且所述漏极区和所述源极区的掺杂浓度构成所述沟道区的自耗尽状态，即沟道区在栅控电压为0的情况下cfet器件整体为常关状态，只有在nfet器件的栅极区施加正向电压(高电平)使器件开启，pfet的栅极施加负向电压(低电平)使器件开启。即本技术实施例提供的半导体结构在常态下处于关断状态，解决了现有cjfet结构的常开状态造成的额外功耗，提供了一种低功耗的半导体结构。
35、第四方面，本技术实施例提供的半导体结构结构简单，可以采用离子注入法制备形成，无需较为复杂的外延工艺和刻蚀工艺，避免复杂外延工艺带来的半导体结界面不稳定问题和刻蚀工艺带来的材料表面电荷和缺陷问题，简化器件结构制备工艺，易于工艺集成和实现。
1.一种半导体结构，其特征在于，至少包括形成于碳化硅基体中基体单元，所述基体单元为nfet器件、pfet器件中的至少一种，所述基体单元至少包括：堆叠于衬底层表面的栅极区、漏极区、沟道区和源极区，其中，所述沟道区的掺杂浓度小于所述漏极区和所述源极区，且所述漏极区和所述源极区的掺杂浓度构成所述沟道区的自耗尽状态；
2.根据权利要求1所述的半导体结构，其特征在于，所述耦合电容结构包括：沿垂直方向堆叠的第一电极和第一介质层；其中，所述第一介质层位于所述第一电极与所述栅极区之间，且分别与所述第一电极和所述顶栅区贴合。
3.根据权利要求1所述的半导体结构，其特征在于，还包括：
4.根据权利要求3所述的半导体结构，其特征在于，还包括：
5.根据权利要求4所述的半导体结构，其特征在于，所述第一欧姆接触区与所述栅极区中的底栅区之间具有一阻隔层。
6.根据权利要求4所述的半导体结构，其特征在于，两个所述第一欧姆接触区和所述沟道区为第一离子掺杂类型；
7.根据权利要求6所述的半导体结构，其特征在于，所述基体单元为pfet器件，所述第一离子掺杂类型为p型，所述第二离子掺杂类型为n型。
8.根据权利要求6所述的半导体结构，其特征在于，所述基体单元为nfet器件，所述第一离子掺杂类型为n型，所述第二离子掺杂类型为p型。
9.根据权利要求1所述的半导体结构，其特征在于，所述碳化硅基体至少包括：沿垂直方向堆叠的衬底层、外延层和第二介质层；其中，所述基体单元设置于所述外延层；
10.根据权利要求9所述的半导体结构，其特征在于，所述电连接结构至少包括：
11.根据权利要求9所述的半导体结构，其特征在于，所述外延层包括：
12.根据权利要求1所述的半导体结构，其特征在于，底栅区的离子掺杂浓度为1e17/cm3～1e19/cm3；和/或，所述沟道区的离子掺杂浓度为1e17/cm3～5e19/cm3；和/或，所述顶栅区的离子掺杂浓度为1e16/cm3～1e20/cm3；和/或，所述漏极区、所述源极区的离子掺杂浓度为1e18/cm3～5e20/cm3。
13.根据权利要求1所述的半导体结构，其特征在于，所述基体单元至少包括相互独立的nfet器件和pfet器件。
14.根据权利要求7或13所述的半导体结构，其特征在于，所述基体单元至少包括pfet器件，所述半导体结构还包括：
15.根据权利要求1所述的半导体结构，其特征在于，所述顶栅区的横向宽度小于所述沟道区的宽度。
