本发明涉及电力电子领域，具体地涉及一种用于驱动混合器件的驱动电路。
背景技术：
1、在电力电子领域，传统的功率器件主要基于硅(si)材料。尽管硅器件在成本和制造工艺上具有优势，但其物理性能限制，如窄禁带宽度、低热导率和低临界电场，导致在高温、高压及高频应用场景中表现不足。这些限制使得硅器件在提高开关频率、减少能量损耗以及提升阻断电压和功率因数方面面临挑战。随着技术需求的演进，碳化硅(sic)作为第三代半导体材料被引入电力电子市场。相较于硅，sic拥有更宽的禁带宽度、更高的热导率和更强的电场耐受能力，这些特性使其在高效能和高功率密度的应用中表现出色。特别是，sic mosfet已经被证明能够有效提升电力转换器的效率和功率密度，同时促进设备的轻量化和小型化。然而，尽管sic技术具有显著的性能优势，其较高的制造成本和生产良率问题仍是广泛采用的主要障碍。此外，现有的sic设备在不同工作条件下表现出的特性差异要求更复杂的驱动策略，以确保设备的可靠性和效率。
2、为了解决这一问题，一种新的混合器件策略被提出，即将si igbt和sic mosfet并联使用。这种混合开关结合了si igbt的成本效益和sic mosfet的高性能特点，通过栅极控制实现两者的互补优势。这样不仅提升了开关的总体性能，还降低了成本和损耗。尽管混合si/sic开关已显示出优异的导通和切换性能，现有的栅极驱动方法未能充分利用这些混合器件的潜力。
3、因此，需要设计一个具有延迟功能的智能门级驱动器。以优化si igbt和sicmosfet器件的配合，从而实现更高的效率和可靠性。
技术实现思路
1、本发明实施例的目的是提供一种用于驱动混合器件的驱动电路，该驱动电路能够通过精准的栅极控制提升si igbt/sic mosfet开关在更宽的应用范围内发挥更大效能。
2、为了实现上述目的，本发明实施例提供一种用于驱动混合器件的驱动电路，所述驱动电路包括：
3、隔离电路；
4、第一栅极驱动电路，所述第一栅极驱动电路的一端与所述隔离电路连接；
5、igbt，所述igbt的栅极与所述第一栅极驱动电路的另一端连接，所述igbt的集电极和发射极分别与负载和外部电源连接；
6、第二栅极驱动电路，所述第二栅极驱动电路的一端与所述隔离电路连接；
7、sic mosfet，所述sic mosfet的栅极与所述第二栅极驱动电路的另一端连接，所述sic mosfet的源极和漏极分别与所述负载和外部电源连接。
8、可选的，所述第一栅极驱动电路包括：
9、第一正电源；
10、第一电流源电路，所述第一电流源电路的第一端与所述第一正电源连接，第二端与第一负电源连接；
11、第一电阻，所述第一电阻的一端与所述第一电流源电路的第三端连接，另一端与所述隔离电路连接；
12、第一负载开关电路，所述第一负载开关电路的第一端与所述第一电流源电路的第四端连接，所述第一负载开关电路的第二端与igbt的栅极连接；
13、第一延迟线电路，所述第一延迟线电路的一端与所述第一电阻的另一端连接，所述第一延迟线电路的另一端与所述第一负载开关电路的第三端连接；
14、第二正电源，所述第二正电源与所述第一延迟线电路连接。
15、可选的，所述第一电流源电路包括第一灌入电流镜电路和第一泄放电流镜电路；
16、所述第一灌入镜电路包括：
17、第二电阻，所述第二电阻的一端与所述第一正电源连接；
18、第一pnp晶体管，所述第一pnp晶体管的发射极与所述第二电阻的另一端连接；
19、第一npn晶体管，所述第一npn晶体管的基极与所述第一电阻的一端连接，所述第一npn晶体管的集电极与所述第一pnp晶体管的集电极连接；
20、第三电阻，所述第三电阻的一端与所述第一npn晶体管的发射极连接，另一端接地；
21、第四电阻，所述第四电阻的一端与所述第二电阻的一端连接；
22、第二pnp晶体管，所述第二pnp晶体管的基极与所述第一pnp晶体管的基极连接，且与所述第一pnp晶体管的集电极连接，所述第二pnp晶体管的发射极与所述第四电阻的另一端连接；
23、第一二极管，所述第一二极管的输入端与所述第二pnp晶体管的集电极连接，所述第一二极管的输出端与所述第一负载开关电路连接；
24、所述第一泄放镜电路包括：
25、第五电阻，所述第五电阻的一端与所述第三电阻的另一端连接；
26、第三pnp晶体管，所述第三pnp晶体管的发射极与所述第五电阻的另一端连接，所述第三pnp晶体管的基极与所述第一电阻的一端连接；
27、第二npn晶体管，所述第二npn晶体管的集电极与所述第三pnp晶体管的集电极连接，所述第二npn晶体管的基极与所述第三pnp晶体管的集电极连接；
28、第六电阻，所述第六电阻的一端与所述第二npn晶体管的发射极连接，另一端与所述第一负电源连接；
29、第七电阻，所述第七电阻的一端与所述第六电阻的另一端连接；
30、第三npn晶体管，所述第三npn晶体管的基极与所述第二npn晶体管的基极连接，所述第三npn晶体管的发射极与所述第七电阻的另一端连接；
31、第二二极管，所述第二二极管的输入端与所述第一负载开关电路连接，所述第二二极管的输出端与所述第三npn晶体管的集电极连接。
32、可选的，所述第一负载开关电路包括：
33、第四pnp晶体管，所述第四pnp晶体管的发射极与所述第一二极管的输出端和第二二极管的输入端连接，所述第四pnp晶体管的集电极与igbt的栅极连接；
34、第八电阻，所述第八电阻的一端与所述第四pnp晶体管的发射极连接，所述第八电阻的另一端与所述第四pnp晶体管的基极连接；
35、第三二极管，所述第三二极管的输出端与所述第四pnp晶体管的发射极连接，所述第三二极管的输入端与所述第四pnp晶体管的集电极连接；
36、第九电阻，所述第九电阻的一端与所述第八电阻的另一端连接；
37、第四npn晶体管，所述第四npn晶体管的集电极与所述第九电阻的另一端连接，所述第四npn晶体管的发射极接地；
38、第十电阻，所述第十电阻的一端与所述第四npn晶体管的基极连接，另一端与所述第四npn晶体管的发射极连接；
39、第十一电阻，所述第十一电阻的一端与所述第十电阻的一端连接，另一端与所述第一延迟电路连接。
40、可选的，所述第一延迟电路为可编程延迟线，能够提供5ns-500ns的延迟时间，使用串行接口或并行接口进行编程。
41、可选的，所述第二栅极驱动电路包括：
42、第三正电源；
43、第二电流源电路，所述第二电流源电路的第一端与所述第三正电源连接，第二端与第二负电源连接；
44、第十二电阻，所述第十二电阻的一端与所述第二电流源电路的第三端连接，另一端与所述隔离电路连接；
45、第二负载开关电路，所述第二负载开关电路的第一端与所述第二电流源电路的第四端连接，所述第二负载开关电路的第二端与所述sic mosfet的栅极连接；
46、第二延迟线电路，所述第二延迟线电路的一端与所述第十二电阻的另一端连接，所述第二延迟线电路的另一端与所述第二负载开关电路的第三端连接；
47、第四正电源，所述第四正电源与所述第二延迟线电路连接。
48、可选的，所述第二电流源电路包括第二灌入电流镜电路和第二泄放电流镜电路；
49、所述第二灌入电流镜电路包括：
50、第十三电阻，所述第十三电阻的一端与所述第三正电源连接；
51、第五pnp晶体管，所述第五pnp晶体管的发射极与所述第十三电阻的另一端连接；
52、第五npn晶体管，所述第五npn晶体管的基极与所述第十二电阻的一端连接，所述第五npn晶体管的集电极与所述第五pnp晶体管的集电极连接；
53、第十四电阻，所述第十四电阻的一端与所述第五npn晶体管的发射极连接，另一端接地；
54、第十五电阻，所述第十五电阻的一端与所述第十三电阻的一端连接；
55、第六pnp晶体管，所述第六pnp晶体管的基极与所述第五pnp晶体管的基极连接，且与所述第五pnp晶体管的集电极连接，所述第六pnp晶体管的发射极与所述第十五电阻的另一端连接；
56、第四二极管，所述第四二极管的输入端与所述第六pnp晶体管的集电极连接，所述第四二极管的输出端与所述第二负载开关电路连接；
57、所述第二泄放电流镜电路包括：
58、第十六电阻，所述第十六电阻的一端与所述第十四电阻的另一端连接；
59、第七pnp晶体管，所述第七pnp晶体管的发射极与所述第十六电阻的另一端连接，所述第七pnp晶体管的基极与所述第十二电阻的一端连接；
60、第八npn晶体管，所述第八npn晶体管的集电极与所述第七pnp晶体管的集电极连接，所述第八npn晶体管的基极与所述第七pnp晶体管的集电极连接；
61、第十七电阻，所述第十七电阻的一端与所述第八npn晶体管的发射极连接，另一端与所述第二负电源连接；
62、第十八电阻，所述第十八电阻的一端与所述第十七电阻的另一端连接；
63、第九npn晶体管，所述第九npn晶体管的基极与所述第八npn晶体管的基极连接，所述第九npn晶体管的发射极与所述第十八电阻的另一端连接；
64、第五二极管，所述第五二极管的输入端与所述第二负载开关电路连接，所述第五二极管的输出端与所述第九npn晶体管的集电极连接。
65、可选的，所述第二负载开关电路包括：
66、第十npn晶体管，所述第十npn晶体管的发射极与所述第四二极管的输出端和第五二极管的输入端连接，所述第十npn晶体管的集电极与所述sic mosfet的栅极连接；
67、第十九电阻，所述第十九电阻的一端与所述第十npn晶体管的发射极连接，所述第十九电阻的另一端与所述第十npn晶体管的基极连接；
68、第六二极管，所述第六二极管的输出端与所述第十npn晶体管的集电极连接，所述第六二极管的输入端与所述第十npn晶体管的发射极连接；
69、第二十电阻，所述第二十电阻的一端与所述第十九电阻的另一端连接；
70、第十pnp晶体管，所述第十pnp晶体管的集电极与所述第二十电阻的另一端连接，所述第十pnp晶体管的发射极连接正电源；
71、第二十一电阻，所述第二十一电阻的一端与所述第十pnp晶体管的基极连接，另一端与所述第十pnp晶体管的发射极连接；
72、第二十二电阻，所述第二十二电阻的一端与所述第二十一电阻的一端连接，另一端与所述第二延迟线电路连接。
73、可选的，所述第二延迟线电路为可编程延迟线，能够提供5ns-500ns的延迟时间，使用串行接口或并行接口进行编程。
74、通过上述技术方案，本发明提供的一种用于驱动混合器件的驱动电路设有隔离电路，第一栅极驱动电路的一端可以与该隔离电路连接。该igbt的栅极可以与该第一栅极驱动电路的另一端连接，该igbt的集电极和发射极可以分别与负载和外部电源连接。该第二栅极驱动电路的一端可以与该隔离电路连接。该sic mosfet的栅极可以与该第二栅极驱动电路的另一端连接，该sic mosfet的源极和漏极可以分别与负载和外部电源连接。该第一栅极驱动电路和第二栅极驱动电路可以根据驱动信号控制该igbt和sic mosfet的通断，从而可以控制该负载的工作。该控制电路可以控制并联的igbt和sic mosfet更加有效的关断以实现负载更好的工作。
75、本发明实施例的其它特征和优点将在随后的具体实施方式部分予以详细说明。
1.一种用于驱动混合器件的驱动电路，其特征在于，所述驱动电路包括：
2.根据权利要求1所述的驱动电路，其特征在于，所述第一栅极驱动电路包括：
3.根据权利要求2所述的驱动电路，其特征在于，所述第一电流源电路包括第一灌入电流镜电路和第一泄放电流镜电路；
4.根据权利要求3所述的驱动电路，其特征在于，所述第一负载开关电路包括：
5.根据权利要求4所述的驱动电路，其特征在于，所述第一延迟电路为可编程延迟线，能够提供5ns-500ns的延迟时间，使用串行接口或并行接口进行编程。
6.根据权利要求1所述的驱动电路，其特征在于，所述第二栅极驱动电路包括：
7.根据权利要求6所述的驱动电路，其特征在于，所述第二电流源电路包括第二灌入电流镜电路和第二泄放电流镜电路；
8.根据权利要求7所述的驱动电路，其特征在于，所述第二负载开关电路包括：
9.根据权利要求8所述的驱动电路，其特征在于，所述第二延迟线电路为可编程延迟线，能够提供5ns-500ns的延迟时间，使用串行接口或并行接口进行编程。
