图像对齐神经网络的制作方法

本申请要求2019年11月5日提交的、题为“图像对齐神经网络(IMAGEALIGNINGNEURALNETWORK)”的美国专利申请号16/675,120的优先权，其全部内容通过引用整体并入本文并用于所有目的。
技术领域：
至少一个实施例涉及用于使用人工智能执行计算机视觉任务的处理资源。例如，至少一个实施例涉及用于训练神经网络以执行计算机视觉任务的处理器。
背景技术：
执行计算机视觉任务可能会消耗大量内存、时间或计算资源。许多此类任务包括对齐视觉数据，这仍然是一个具有挑战性的问题。可以改善用于执行计算机视觉任务的内存、时间或计算资源的量。附图说明图1示出了根据至少一个实施例的用于执行点云配准的神经网络；图2示出了根据至少一个实施例的用于使用经学习的几何表示执行点云配准的系统的示例；图3示出了根据至少一个实施例的用于训练网络以使用经学习的几何表示执行点云表示的过程的示例；图4示出了根据至少一个实施例的用于训练网络以生成高斯混合模型的数据的过程的示例；图5示出了根据至少一个实施例的用于获得配准变换的求解器的示例；图6示出了根据至少一个实施例的用于训练神经网络的示例过程；图7示出了根据至少一个实施例的用于训练神经网络以生成三维模型的示例过程；图8A示出了根据至少一个实施例的推理和/或训练逻辑；图8B示出了根据至少一个实施例的推理和/或训练逻辑；图9示出了根据至少一个实施例的神经网络的训练和部署；图10示出了根据至少一个实施例的示例数据中心系统；图11A示出了根据至少一个实施例的自主车辆的示例；图11B示出了根据至少一个实施例的图11A的自主车辆的相机位置和视野的示例；图11C是根据至少一个实施例的示出图11A的自主车辆的示例系统架构的框图；图11D是根据至少一个实施例的示出用于一个或更多个基于云的服务器与图11A的自主车辆之间进行通信的系统的图；图12是根据至少一个实施例的示出计算机系统的框图；图13是根据至少一个实施例的示出计算机系统的框图；图14示出了根据至少一个实施例的计算机系统；图15示出了根据至少一个实施例的计算机系统；图16A示出了根据至少一个实施例的计算机系统；图16B示出了根据至少一个实施例的计算机系统；图16C示出了根据至少一个实施例的计算机系统；图16D示出了根据至少一个实施例的计算机系统；图16E和图16F示出了根据至少一个实施例的共享编程模型；图17示出了根据至少一个实施例的示例性集成电路和相关的图形处理器；图18A-18B示出了根据至少一个实施例的示例性集成电路和相关联的图形处理器；图19A-19B示出了根据至少一个实施例的附加的示例性图形处理器逻辑；图20示出了根据至少一个实施例的计算机系统；图21A示出了根据至少一个实施例的并行处理器；图21B示出了根据至少一个实施例的分区单元；图21C示出了根据至少一个实施例的处理集群；图21D示出了根据至少一个实施例的图形多处理器；图22示出了根据至少一个实施例的多图形处理单元(GPU)系统；图23示出了根据至少一个实施例的图形处理器；图24是根据至少一个实施例的示出用于处理器的处理器微架构的框图；图25示出了根据至少一个实施例的深度学习应用程序处理器；图26是根据至少一个实施例的示出了示例神经形态处理器的框图；图27示出了根据一个或更多个实施例的图形处理器的至少部分；图28示出了根据一个或更多个实施例的图形处理器的至少部分；图29示出了根据一个或更多个实施例的图形处理器的至少部分；图30是根据至少一个实施例的图形处理器的图形处理引擎3010的框图；图31是根据至少一个实施例的图形处理器核心的至少部分的框图；图32A-32B示出了根据至少一个实施例的线程执行逻辑3200，其包括图形处理器核心的处理元件的阵列；图33示出了根据至少一个实施例的并行处理单元(“PPU”)；图34示出了根据至少一个实施例的通用处理集群(“GPC”)；图35示出了根据至少一个实施例的并行处理单元(“PPU”)的存储器分区单元；以及图36示出了根据至少一个实施例的流式多处理器。具体实施方式图1示出了根据至少一个实施例的用于执行点云配准的神经网络。在至少一个实施例中，点云配准包括视觉数据的对齐或变换，由此来自多个帧或视觉数据源的点被映射到公共坐标系。在至少一个实施例中，视觉数据包括从各种传感器中的任一种收集的数据，并且包括指示对象的表面上的位置的三维数据。在至少一个实施例中，点云116、118包括指示物理对象的形状和位置的数据。在至少一个实施例中，包括点云116、118的其数据指示对象的表面，如由三维传感器捕获的。在至少一个实施例中，点云116、118各自包括与对象的表面上的位置相对应的数据点。在至少一个实施例中，点云116、118各自包括与对象的表面上的位置相对应的坐标数据，例如，x、y和z坐标。在至少一个实施例中，点云116、118的视觉数据由三维传感器获得。在至少一个实施例中，三维传感器基于光检测和测距(“LIDAR”)、立体三角测量、光片三角测量、结构化光、飞行时间、干涉测量、编码孔径、全光照相机、断层扫描、调制光或接触扫描中的一个或更多个获得点数据。在至少一个实施例中，网络100和网络102被训练为配置相应的统计模型104、106，其又向相应的求解器108、110提供输入以生成相应的变换112、114。在至少一个实施例中，网络100、102包括用于深度学习的神经网络。在至少一个实施例中，网络100、102包括以任意组合的一个或更多个深度神经网络、深度信念网络、胶囊网络、卷积神经网络、循环神经网络、图神经网络或集合(set)网络。在至少一个实施例中，统计模型104、106各自近似于相应点云116、118的密度分布。在至少一个实施例中，统计模型104、106各自包括统计分布的总和。在至少一个实施例中，统计模型104、106各自与高斯混合模型(“GMM”)对应。在至少一个实施例中，GMM包括高斯分布的加权和。在至少一个实施例中，求解器108、110基于相应的输入统计模型104、106和相应的点云116、118生成相应的变换112、114。在至少一个实施例中，变换包括从点云的坐标系到另一点云的坐标系或到公共坐标系之间的映射，使得对应点被映射到观测对象200上的对应(例如，附近)位置。在至少一个实施例中，变换TAB112是用于将第一点云116与第二点云118对齐的变换。在至少一个实施例中，变换TBA114是用于将第二点云118与第一点云116对齐的变换。在至少一个实施例中，对齐点云包括：使相应点云中的对应点之间的距离最小化。在至少一个实施例中，欧氏距离被最小化。在至少一个实施例中，对应点是来自对象的表面上大致相同位置的点。例如，在至少一个实施例中，第一点云中的点和第二点云中的点在对象的表面上彼此靠近。在至少一个实施例中，如图1所描绘的系统的一部分在训练期间被使用，而不是在训练后被使用。在一个实施例中，在训练期间使用但随后不使用的一部分包括网络102、统计模型106和生成变换114的求解器。在至少一个实施例中，由在训练期间而不是随后使用的一部分输出的第二变换114用于通过与第一变换112的比较来生成误差信号。在至少一个实施例中，生成姿态误差信号。在至少一个实施例中，误差信号用于在训练期间细化网络100、102的设置。图2示出了根据至少一个实施例的用于使用经学习的几何表示执行点云配准的系统的示例。在至少一个实施例中，两个或更多个三维传感器202、204捕获指示对象200的三维表面的数据。在至少一个实施例中，捕获的数据指示对象200的表面上的点，这些点相对于传感器202、204是没有被遮挡的。在至少一个实施例中，传感器202、204各自从不同的角度获得数据。由于透视的不同，对象200的一些表面对于一个传感器202可能是被遮挡的，但对于另一个传感器204可能不是。在至少一个实施例中，三维传感器202、204输出相应的点云206、208。在至少一个实施例中，点云是一组数据点，每个数据点指示三维空间中的位置。在至少一个实施例中，每个点与对象的表面上的位置相对应。在至少一个实施例中，网络210包括对象200的几何表示212。在至少一个实施例中，网络210包括在训练期间生成的几何表示212。在至少一个实施例中，网络210的训练过程强制学习几何表示212，而不是例如允许网络210简单地记忆训练数据。在至少一个实施例中，几何表示212是对象200的几何形状的几何上有意义的潜在表示。在至少一个实施例中，这种潜在表示可以在训练期间使用基于点云配准生成的误差信号来生成。在至少一个实施例中，网络210执行两个或更多个点云206、208的点云配准。在至少一个实施例中，点云配准包括确定用于将点从点云映射到另一坐标系的变换，使得这些点与其他点云中的点对齐。在至少一个实施例中，点的对齐涉及在对齐的点云214中附近、与对象200上的附近位置相对应的点。在至少一个实施例中，点云配准包括确定用于将点从点云映射到全局坐标系的变换。图3示出了根据至少一个实施例的用于训练网络以使用经学习的几何表示来执行点云表示的过程的示例。在至少一个实施例中，训练中的网络304被训练，使得它被迫学习被观测对象的几何表示306。在至少一个实施例中，训练中的网络304被训练，使得它部分地基于对提供的点云300、302执行点云配准，被迫学习被观测对象的几何表示306。在至少一个实施例中，训练中的网络304的输出是对齐的点云308和姿态误差310。在至少一个实施例中，姿态误差310被反向传播到训练中的网络304，并且网络304被调整以改进其执行点云配准的能力。在至少一个实施例中，训练网络304以执行点云配准迫使生成几何表示306。在至少一个实施例中，姿态误差310是配准误差的测量。在至少一个实施例中，姿态误差310基于变换之间的一致性，例如TAB＝TBA-1。在至少一个实施例中，姿态误差310至少部分地基于变换后的输入点之间的平均距离。在至少一个实施例中，姿态误差310基于与真值变换的一致性，其可以被计算为变换后的输入点到真值的平均距离。在至少一个实施例中，几何表示306包括由网络304在训练期间学习的潜在空间表示或几何信息的编码。在至少一个实施例中，几何表示306被编码为网络304的权重或参数。网络304的权重或参数在训练期间被调整以将几何表示306编码到网络304中。图4示出了根据至少一个实施例的用于训练网络以生成用于高斯混合模型的数据的过程的示例。在至少一个实施例中，数据被预处理以被变换到旋转不变空间。在至少一个实施例中，网络学习在旋转不变空间而不是预处理中生成数据。在至少一个实施例中，神经网络406被使用以获得用于概率配准方法的参数。在至少一个实施例中，获得高斯混合模型(“GMM”)412。在至少一个实施例中，点云数据包括可见点400和探测点402。在至少一个实施例中，可见点400与从三维传感器获得的点相对应。这样的点可以排除被观测对象的某些点，例如从传感器的视野看被遮挡的位置的那些点。在至少一个实施例中，探测点402被包括在点云数据中。在至少一个实施例中，探测点402包括与被遮挡的位置相对应的点。在至少一个实施例中，可见点400和探测点402与标签404相关联。在至少一个实施例中，标签404指示哪些点是从传感器获得的以及哪些是探测点。在至少一个实施例中，神经网络406生成用于概率配准方法的权重矩阵408。在至少一个实施例中，权重矩阵408对输入点和集群之间的关联权重进行编码。在至少一个实施例中，与特定输入点相关联的权重类似于类别分数，该类别分数指示特定点属于特定集群的概率。在至少一个实施例中，生成器410使用最大似然估计来基于权重408计算用于GMM412的参数。在至少一个实施例中，探测点402包括被遮挡的或非表面的点。标签404可指示与点有关的数据，例如指示点是否是探测点，以及点是否与对象的表面上的位置相对应。在至少一个实施例中，使用探测点来表示被遮挡的或非表面的点允许GMM的生成基于集群中心没有被约束到输入点的凸包，例如，仅约束到三维传感器可见的那些输入点。图5示出了根据至少一个实施例的用于获得配准变换的求解器的示例。在至少一个实施例中，求解器508包括可微分问题求解器。在至少一个实施例中，求解器508包括可微分问题求解器并且生成闭合形式的变换510、512，使得能够实现姿态误差的反向传播。在至少一个实施例中，求解器508将点云Z1504、Z2506和预测的权重矩阵Γ1500、Γ2502作为输入。在至少一个实施例中，当Γ1、Z1定义了底层场景分布并且Γ2是变换后的Z2的关联时，求解器508生成从Z2到Z1的变换。在至少一个实施例中，通过切换Γ1和Γ2的角色，求解器508生成从Z1到Z2的变换。在至少一个实施例中，求解器508使最大似然目标，例如：转到线性系统，例如：其中μ、n、w1、w2、w3、b1、b2和b3可以从Z1、Z2、Γ1、Γ2导出，并且α、β和γ是滚动、俯仰和偏航的欧拉角。在至少一个实施例中，求解器508基于罗德里格斯公式进行一阶近似，以线性化旋转矩阵，例如：图6图示了根据至少一个实施例的用于训练神经网络的示例过程。在至少一个实施例中，用于训练神经网络的过程包括操作602，其包括获得点云。在至少一个实施例中，点云是对象的图像，其包括对三维表面的描绘。在至少一个实施例中，所述图像不包括颜色或亮度信息。在至少一个实施例中，所述图像是从三维传感器获得的。在至少一个实施例中，用于训练神经网络的过程包括操作604，其包括生成和标记探测点以包括在要用于训练的点云中。在至少一个实施例中，探测点与被遮挡的点相对应。例如，在至少一个实施例中，对三维传感器不可见的探测点被包括在点云中，并相应地被标记。在至少一个实施例中，用于训练神经网络的过程包括操作606，其包括使用神经网络来计算GMM的权重矩阵。在至少一个实施例中，用于训练神经网络的过程包括操作608，其包括基于权重矩阵生成一个或更多个GMM。在至少一个实施例中，对象的三维模型包括GMM或者与GMM相对应。在至少一个实施例中，对象的三维模型包括另一种类型的概率模型或者与另一种类型的概率模型相对应。在至少一个实施例中，用于训练神经网络的过程包括操作610，其包括基于GMM计算变换。在至少一个实施例中，所述变换以闭合形式生成。在至少一个实施例中，所述闭合形式使得能够推导出可以反向传播到神经网络的姿态误差。在至少一个实施例中，所述反向传播改进了神经网络生成用于GMM或其他概率模型的参数的能力。在至少一个实施例中，所述反向传播还细化了神经网络对对象的几何形状的潜在编码。在至少一个实施例中，用于训练神经网络的过程包括操作612，其包括计算与计算出的变换相关联的姿态误差或损失项。在至少一个实施例中，姿态误差的所述计算是通过生成闭合形式的变换来实现的。在至少一个实施例中，用于训练神经网络的过程包括操作614，其包括调整网络参数以改进GMM的生成并减小姿态误差。在至少一个实施例中，所述调整，其可能基于姿态误差的反向传播，改进了神经网络生成用于GMM或其他概率模型的参数的能力。在至少一个实施例中，所述调整还细化了神经网络对对象几何形状的潜在编码。图7图示了根据至少一个实施例的用于训练神经网络以生成三维模型的示例过程。在至少一个实施例中，一种用于训练神经网络的过程包括：获取对象的多个图像702。在至少一个实施例中，所述多个图像与多个点云相对应，每个点云都包括对象的表面的三维描绘。在至少一个实施例中，所述图像包括指示对象的表面上的位置的点数据，但不包括颜色或亮度信息。在至少一个实施例中，所述多个图像是从三维传感器获得的。在至少一个实施例中，用于训练神经网络的过程包括使用所述神经网络来生成用于对象的三维模型的参数704。在至少一个实施例中，所述三维模型包括GMM或其他概率模型，或者与GMM或其他概率模型相对应。在至少一个实施例中，用于训练神经网络的过程包括使用所述三维模型的参数来生成用于所述多个图像中的点到全局坐标系的变换706。在至少一个实施例中，所述变换对齐所述多个图像中的点。在至少一个实施例中，所述变换是从所述三维模型生成的。在至少一个实施例中，用于训练神经网络的过程包括计算所述变换的姿态误差708。在至少一个实施例中，姿态误差的所述计算是通过生成闭合形式的所述变换来实现的。在至少一个实施例中，用于训练神经网络的过程包括反向传播姿态误差并且相应地调整一个或更多个神经网络的权重710。在至少一个实施例中，对所述一个或更多个网络的权重的调整导致对随后生成的用于GMM或其他概率模型的权重的改进。在至少一个实施例中，这些改进又导致经改进的变换。在至少一个实施例中，该训练过程还迫使对对象几何形状的潜在表示进行编码。推理和训练逻辑图8A示出了用于执行与一个或更多个实施例相关联的推理和/或训练操作的推理和/或训练逻辑815。下面结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815可以包括但不限于代码和/或数据存储801，用于存储前向和/或输出权重和/或输入/输出数据，和/或在一个或更多个实施例的方面中配置被训练为和/或用于推理的神经网络的神经元或层的其他参数。在至少一个实施例中，训练逻辑815可以包括或耦合到用于存储图形代码或其他软件以控制时序和/或顺序的代码和/或数据存储801，其中权重和/或其他参数信息被加载以配置逻辑，包括整数和/或浮点单元(统称为算术逻辑单元(ALU))。在至少一个实施例中，代码(诸如图代码)基于该代码所对应的神经网络的架构将权重或其他参数信息加载到处理器ALU中。在至少一个实施例中，代码和/或数据存储801存储在使用一个或更多个实施例的方面训练和/或推理期间的输入/输出数据和/或权重参数的前向传播期间结合一个或更多个实施例训练或使用的神经网络的每个层的权重参数和/或输入/输出数据。在至少一个实施例中，代码和/或数据存储801的任何部分都可以包括在其他片上或片外数据存储内，包括处理器的L1、L2或L3高速缓存或系统存储器。在至少一个实施例中，代码和/或数据存储801的任何部分可以在一个或更多个处理器或其他硬件逻辑设备或电路的内部或外部。在至少一个实施例中，代码和/或数据存储801可以是高速缓存存储器、动态随机可寻址存储器(“DRAM”)、静态随机可寻址存储器(“SRAM”)、非易失性存储器(例如闪存)或其他存储。在至少一个实施例中，对代码和/或数据存储801是在处理器的内部还是外部的选择，例如，或者由DRAM、SRAM、闪存或某种其他存储类型组成，可以取决于存储片上或片外的可用存储空间，正在执行训练和/或推理功能的延迟要求，在神经网络的推理和/或训练中使用的数据的批大小或这些因素的某种组合。在至少一个实施例中，推理和/或训练逻辑815可以包括但不限于代码和/或数据存储805，以存储与在一个或更多个实施例的方面中被训练为和/或用于推理的神经网络的神经元或层相对应的反向和/或输出权重和/或输入/输出数据神经网络。在至少一个实施例中，在使用一个或更多个实施例的方面训练和/或推理期间，代码和/或数据存储805存储在输入/输出数据和/或权重参数的反向传播期间结合一个或更多个实施例训练或使用的神经网络的每个层的权重参数和/或输入/输出数据。在至少一个实施例中，训练逻辑815可以包括或耦合到用于存储图代码或其他软件以控制时序和/或顺序的代码和/或数据存储805，其中权重和/或其他参数信息被加载以配置逻辑，该逻辑包括整数和/或浮点单元(统称为算术逻辑单元(ALU))。在至少一个实施例中，代码(诸如图代码)基于该代码所对应的神经网络的架构将权重或其他参数信息加载到处理器ALU中。在至少一个实施例中，代码和/或数据存储805的任何部分可以与其他片上或片外数据存储一起包括，包括处理器的L1、L2或L3高速缓存或系统存储器。在至少一个实施例中，代码和/或数据存储805的任何部分可以在一个或更多个处理器或其他硬件逻辑设备或电路上的内部或外部。在至少一个实施例中，代码和/或数据存储805可以是高速缓存存储器、DRAM、SRAM、非易失性存储器(例如闪存)或其他存储。在至少一个实施例中，代码和/或数据存储805是在处理器的内部还是外部的选择，例如，是由DRAM、SRAM、闪存还是其他某种存储类型组成，取决于可用存储是片上还是片外，正在执行的训练和/或推理功能的延迟要求，在神经网络的推理和/或训练中使用的数据批量大小或这些因素的某种组合。在至少一个实施例中，代码和/或数据存储801以及代码和/或数据存储805可以是单独的存储结构。在至少一个实施例中，代码和/或数据存储801以及代码和/或数据存储805可以是相同的存储结构。在至少一个实施例中，代码和/或数据存储801以及代码和/或数据存储805可以部分地是相同的存储结构，部分地是分离的存储结构。在至少一个实施例中，代码和/或数据存储801以及代码和/或数据存储805的任何部分可以与其他片上或片外数据存储包括在一起，包括处理器的L1、L2或L3高速缓存或系统存储器。在至少一个实施例中，推理和/或训练逻辑815可以包括但不限于一个或更多个算术逻辑单元(“ALU”)810(包括整数和/或浮点单元)，用于至少部分地基于训练和/或推理代码(例如，图代码)或由其指示来执行逻辑和/或数学运算，其结果可能会产生存储在激活存储820中的激活(例如，来自神经网络内部的层或神经元的输出值)，其是存储在代码和/或数据存储801和/或代码和/或数据存储805中的输入/输出和/或权重参数数据的函数。在至少一个实施例中，激活响应于执行指令或其他代码，由ALU810执行的线性代数和/或基于矩阵的数学生成在激活存储820中存储的激活，其中存储在代码和/或数据存储805中和/或代码和/或数据存储801中的权重值用作具有其他值的操作数，例如偏置值、梯度信息、动量值或其他参数或超参数，可以将任何或所有这些存储在代码和/或数据存储805或代码和/或数据存储801或其他片上或片外存储中。在至少一个实施例中，一个或更多个处理器或其他硬件逻辑设备或电路中包括一个或更多个ALU810，而在另一实施例中，一个或更多个ALU810可以在处理器或其他硬件逻辑设备或使用它们(例如协处理器)的电路外。在至少一个实施例中，可以将一个或更多个ALU810包括在处理器的执行单元之内，或者以其他方式包括在由处理器的执行单元可访问的ALU组中，该处理器的执行单元可以在同一处理器内或者分布在不同类型的不同处理器之间(例如，中央处理单元、图形处理单元、固定功能单元等)。在至少一个实施例中，数据存储801、代码和/或数据存储805以及激活存储820可以在相同处理器或其他硬件逻辑设备或电路中，而在另一实施例中，它们可以在不同的处理器或其他硬件逻辑设备或电路或相同和不同处理器或其他硬件逻辑设备或电路的某种组合中。在至少一个实施例中，激活存储820的任何部分可以与其他片上或片外数据存储包括在一起，包括处理器的L1、L2或L3高速缓存或系统存储器。此外，推理和/或训练代码可以与处理器或其他硬件逻辑或电路可访问的其他代码一起存储，并可以使用处理器的提取、解码、调度、执行、退出和/或其他逻辑电路来提取和/或处理。在至少一个实施例中，激活存储820可以是高速缓存存储器、DRAM、SRAM、非易失性存储器(例如，闪存)或其他存储。在至少一个实施例中，激活存储820可以完全地或部分地在一个或更多个处理器或其他逻辑电路内部或外部。在至少一个实施例中，可以取决于片上或片外可用的存储，进行训练和/或推理功能的延迟要求，在推理和/或训练神经网络中使用的数据的批量大小或这些因素的某种组合，选择激活存储820是处理器的内部还是外部，例如，或者包含DRAM、SRAM、闪存或其他存储类型。在至少一个实施例中，图8A中所示的推理和/或训练逻辑815可以与专用集成电路(“ASIC”)结合使用，例如来自Google的处理单元、来自GraphcoreTM的推理处理单元(IPU)或来自IntelCorp的(例如“LakeCrest”)处理器。在至少一个实施例中，图8A所示的推理和/或训练逻辑815可与中央处理单元(“CPU”)硬件，图形处理单元(“GPU”)硬件或其他硬件(例如现场可编程门阵列(“FPGA”))结合使用。图8B示出了根据至少一个实施例的推理和/或训练逻辑815。在至少一个实施例中，推理和/或训练逻辑815可以包括但不限于硬件逻辑，其中计算资源被专用或以其他方式唯一地连同对应于神经网络内的一层或更多层神经元的权重值或其他信息一起使用。在至少一个实施例中，图8B中所示的推理和/或训练逻辑815可以与专用集成电路(ASIC)结合使用，例如来自Google的处理单元，来自GraphcoreTM的推理处理单元(IPU)或来自IntelCorp的(例如“LakeCrest”)处理器。在至少一个实施例中，图8B中所示的推理和/或训练逻辑815可以与中央处理单元(CPU)硬件、图形处理单元(GPU)硬件或其他硬件(例如现场可编程门阵列(FPGA))结合使用。在至少一个实施例中，推理和/或训练逻辑815包括但不限于代码和/或数据存储801以及代码和/或数据存储805，其可以用于存储代码(例如，图代码)、权重值和/或其他信息，包括偏置值、梯度信息、动量值和/或其他参数或超参数信息。在图8B中所示的至少一个实施例中，代码和/或数据存储801以及代码和/或数据存储805中的每一个都分别与专用计算资源(例如计算硬件802和计算硬件806)相关联。在至少一个实施例中，计算硬件802和计算硬件806中的每一个包括一个或更多个ALU，这些ALU仅分别对存储在代码和/或数据存储801和代码和/或数据存储805中的信息执行数学函数(例如线性代数函数)，执行函数的结果被存储在激活存储820中。在至少一个实施例中，代码和/或数据存储801和805以及相应的计算硬件802和806中的每一个分别对应于神经网络的不同层，使得从代码和/或数据存储801和计算硬件802的一个“存储/计算对801/802”得到的激活提供作为代码和/或数据存储805和计算硬件806的下一个“存储/计算对805/806”的输入，以便反映神经网络的概念组织。在至少一个实施例中，每个存储/计算对801/802和805/806可以对应于一个以上的神经网络层。在至少一个实施例中，在推理和/或训练逻辑815中可以包括在存储计算对801/802和805/806之后或与之并行的附加存储/计算对(未示出)。神经网络训练和部署图9示出了根据至少一个实施例的深度神经网络的训练和部署。在至少一个实施例中，使用训练数据集902来训练未经训练的神经网络906。在至少一个实施例中，训练框架904是PyTorch框架，而在其他实施例中，训练框架904是TensorFlow，Boost，Caffe，MicrosoftCognitiveToolkit/CNTK，MXNet，Chainer，Keras，Deeplearning4j或其他训练框架。在至少一个实施例中，训练框架904训练未经训练的神经网络906，并使它能够使用本文所述的处理资源来训练，以生成经训练的神经网络908。在至少一个实施例中，权重可以被随机选择或通过使用深度信念网络预训练。在至少一个实施例中，可以以有监督、部分有监督或无监督的方式执行训练。在至少一个实施例中，使用有监督学习来训练未经训练的神经网络906，其中训练数据集902包括与用于输入的期望输出配对的输入，或者其中训练数据集902包括具有已知输出的输入和神经网络906是手动分级的输出。在至少一个实施例中，以有监督的方式来训练未经训练的神经网络906，并且处理来自训练数据集902的输入，并将结果输出与一组期望或想要的输出进行比较。在至少一个实施例中，然后通过未经训练的神经网络906将误差传播回去。在至少一个实施例中，训练框架904调整控制未经训练的神经网络906的权重。在至少一个实施例中，训练框架904包括用于监视未经训练的神经网络906向模型(例如，经训练的神经网络908)收敛的程度的工具，适于基于已知的输入数据(例如新数据集912)生成正确答案(例如结果914)的模型。在至少一个实施例中，训练框架904反复训练未经训练的神经网络906，同时调整权重以使用损失函数和调整算法(例如随机梯度下降)来改善未经训练的神经网络906的输出。在至少一个实施例中，训练框架904训练未经训练的神经网络906，直到未经训练的神经网络906达到期望的精度为止。在至少一个实施例中，然后可以部署经训练的神经网络908以实现任何数量的机器学习操作。在至少一个实施例中，使用无监督学习来训练未经训练的神经网络906，其中未经训练的神经网络906尝试使用未标记的数据来训练自己。在至少一个实施例中，无监督学习训练数据集902将包括输入数据，而没有任何关联的输出数据或“基准真值”数据。在至少一个实施例中，未经训练的神经网络906可以学习训练数据集902内的分组，并且可以确定各个输入如何与未经训练的数据集902相关。在至少一个实施例中，可以使用无监督训练来生成自组织映射，其是能够执行对减少新数据集912的维度有用的操作的一种类型的经训练的神经网络908。在至少一个实施例中，无监督训练也可以用于执行异常检测，这允许识别新数据集912中偏离新数据集912的正常模式的数据点。在至少一个实施例中，可以使用半监督学习，这是一种技术，其中在训练数据集902中包括标记数据和未标记数据的混合。在至少一个实施例中，训练框架904可以用于例如通过转移的学习技术来执行递增学习。在至少一个实施例中，递增学习使得经训练的神经网络908能够适应新数据集912，而不会忘记在初始训练期间注入到神经网络内的知识。数据中心图10示出了可以使用至少一个实施例的示例数据中心1000。在至少一个实施例中，数据中心1000包括数据中心基础设施层1010、框架层1020、软件层1030和应用程序层1040。在至少一个实施例中，如图10所示，数据中心基础设施层1010可以包括资源协调器1010、分组计算资源1014和节点计算资源(“节点C.R.”)1016(1)-1016(N)，其中“N”代表任何整个的正整数。在至少一个实施例中，节点C.R.1016(1)-1016(N)可以包括但不限于任何数量的中央处理单元(“CPU”)或其他处理器(包括加速器、现场可编程门阵列(FPGA)、图形处理器等)，存储器设备(例如动态只读存储器)、存储设备(例如固态或磁盘驱动器)，网络输入/输出(“NWI/O”)设备，网络交换机，虚拟机(“VM”)，电源模块和冷却模块等。在至少一个实施例中，节点C.R.1016(1)-1016(N)中的一个或更多个节点C.R.可以是具有一个或更多个上述计算资源的服务器。在至少一个实施例中，分组计算资源1014可以包括容纳在一个或更多个机架内的节点C.R.的单独分组(未示出)，或者容纳在各个地理位置的数据中心内的许多机架(也未示出)。分组的计算资源1014内的节点C.R.的单独分组可以包括可以被配置或分配为支持一个或更多个工作负载的分组的计算、网络、存储器或存储资源。在至少一个实施例中，可以将包括CPU或处理器的几个节点C.R.分组在一个或更多个机架内，以提供计算资源来支持一个或更多个工作负载。在至少一个实施例中，一个或更多个机架还可以包括任何数量的电源模块、冷却模块和网络交换机，以任意组合。在至少一个实施例中，资源协调器1010可以配置或以其他方式控制一个或更多个节点C.R.1016(1)-1016(N)和/或分组的计算资源1014。在至少一个实施例中，资源协调器1010可以包括用于数据中心1000的软件设计基础结构(“SDI”)管理实体。在至少一个实施例中，资源协调器可以包括硬件、软件或其某种组合。在至少一个实施例中，如图10所示，框架层1020包括作业调度器1032、配置管理器1034、资源管理器1036和分布式文件系统1038。在至少一个实施例中，框架层1020可以包括支持软件层1030的软件1032和/或应用程序层1040的一个或更多个应用程序1042的框架。在至少一个实施例中，软件1032或应用程序1042可以分别包括基于Web的服务软件或应用程序，例如由AmazonWebServices，GoogleCloud和MicrosoftAzure提供的服务或应用程序。在至少一个实施例中，框架层1020可以是但不限于一种免费和开放源软件网络应用程序框架，例如可以利用分布式文件系统1038来进行大范围数据处理(例如“大数据”)的ApacheSparkTM(以下称为“Spark”)。在至少一个实施例中，作业调度器1032可以包括Spark驱动器，以促进对数据中心1000的各个层所支持的工作负载进行调度。在至少一个实施例中，配置管理器1034可以能够配置不同的层，例如软件层1030和包括Spark和用于支持大规模数据处理的分布式文件系统1038的框架层1020。在至少一个实施例中，资源管理器1036能够管理映射到或分配用于支持分布式文件系统1038和作业调度器1032的集群或分组计算资源。在至少一个实施例中，集群或分组计算资源可以包括数据中心基础设施层1010上的分组的计算资源1014。在至少一个实施例中，资源管理器1036可以与资源协调器1012协调以管理这些映射的或分配的计算资源。在至少一个实施例中，包括在软件层1030中的软件1032可以包括由节点C.R.1016(1)-1016(N)的至少一部分，分组的计算资源1014和/或框架层1020的分布式文件系统1038使用的软件。一种或更多种类型的软件可以包括但不限于Internet网页搜索软件、电子邮件病毒扫描软件、数据库软件和流视频内容软件。在至少一个实施例中，应用程序层1040中包括的一个或更多个应用程序1042可以包括由节点C.R.1016(1)-1016(N)的至少一部分、分组计算资源1014和/或框架层1020的分布式文件系统1038使用的一种或更多种类型的应用程序。一种或更多种类型的应用程序可以包括但不限于任何数量的基因组学应用程序、认知计算和机器学习应用程序，包括训练或推理软件，机器学习框架软件(例如PyTorch、TensorFlow、Caffe等)或其他与一个或更多个实施例结合使用的机器学习应用程序。在至少一个实施例中，配置管理器1034、资源管理器1036和资源协调器1012中的任何一个可以基于以任何技术上可行的方式获取的任何数量和类型的数据来实现任何数量和类型的自我修改动作。在至少一个实施例中，自我修改动作可以减轻数据中心1000的数据中心操作员做出可能不好的配置决定并且可以避免数据中心的未充分利用和/或执行差的部分。在至少一个实施例中，数据中心1000可以包括工具、服务、软件或其他资源，以根据本文所述的一个或更多个实施例来训练一个或更多个机器学习模型或者使用一个或更多个机器学习模型来预测或推理信息。例如，在至少一个实施例中，可以通过使用上文关于数据中心1000描述的软件和计算资源，根据神经网络架构通过计算权重参数来训练机器学习模型。在至少一个实施例中，通过使用通过本文所述的一种或更多种训练技术计算出的权重参数，可以使用上面与关于数据中心1000所描述的资源，使用对应于一个或更多个神经网络的经训练的机器学习模型来推理或预测信息。在至少一个实施例中，数据中心可以使用CPU、专用集成电路(ASIC)、GPU、FPGA或其他硬件来使用上述资源来执行训练和/或推理。此外，上述的一个或更多个软件和/或硬件资源可以配置成一种服务，以允许用户训练或执行信息推理，例如图像识别、语音识别或其他人工智能服务。推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815可以在系统图10中使用，用于至少部分地基于使用神经网络训练操作、神经网络函数和/或体系架构，或者本文所述的神经网络用例计算的权重参数推理或预测操作。在至少一个实施例中，推理和/或训练逻辑815包括一个或更多个神经网络，用于至少部分地基于对象的多个图像来生成该对象的三维(3D)模型。自主车辆图11A示出了根据至少一个实施例的自动驾驶车辆1100的示例。在至少一个实施例中，自动驾驶车辆1100(在本文中可替代地称为“车辆1100”)可以是但不限于客运车辆，例如汽车、卡车、公共汽车和/或可容纳一个或更多个乘客的另一种类型的车辆。在至少一个实施例中，车辆1100可以是用于拖运货物的半牵引车-拖车。在至少一个实施例中，车辆1100可以是飞机、机器人车辆或其他类型的车辆。可以根据由美国运输部下属的国家公路交通安全管理局(“NHTSA”)和汽车工程师学会(“SAE”)“与用于道路机动车辆的驾驶自动化系统有关的术语(TaxonomyandDefinitionsforTermsRelatedtoDrivingAutomationSystemsforOn-RoadMotorVehicles)”(例如，于2018年6月15日发布的标准号J3016-201806，于2016年9月30日发布的标准号J3016-201609，以及该版本的以前和将来的版本此标准)定义的自动化级别来描述自动驾驶汽车。在一个或更多个实施例中，车辆1100可能能够根据自动驾驶级别的级别1至级别5中的一个或更多个来进行功能。例如，在至少一个实施例中，根据实施例，车辆1100可能能够进行条件自动化(级别3)、高度自动化(级别4)和/或全自动(级别5)。在至少一个实施例中，车辆1100可以包括但不限于组件，诸如底盘、车身、车轮(例如2、4、6、8、18等)、轮胎、车轴和车辆的其他组件。在至少一个实施例中，车辆1100可以包括但不限于推进系统1150，例如内燃机、混合动力装置、全电动发动机和/或另一种推进系统类型。在至少一个实施例中，推进系统1150可以连接至车辆1100的传动系，其可以包括但不限于变速器，以使得能够对车辆1100进行推进。在至少一个实施例中，可以响应于从油门/加速器1152接收信号以控制推进系统1150。在至少一个实施例中，当推进系统1150正在运行时(例如，当车辆行驶时)，转向系统1154(其可以包括但不限于方向盘)用于使车辆1100转向(例如，沿着期望的路径或路线)。在至少一个实施例中，转向系统1154可以从转向致动器1156接收信号。方向盘对于全自动化(级别5)功能可以是可选的。在至少一个实施例中，制动传感器系统1146可以用于响应于从制动致动器1148和/或制动传感器接收到的信号来操作车辆制动器。在至少一个实施例中，控制器1136可以包括但不限于一个或更多个片上系统(“SoC”)(图11A中未示出)和/或图形处理单元(“GPU”)向车辆1100的一个或更多个组件和/或系统提供信号(例如，代表命令)。例如，在至少一个实施例中，控制器1136可以发送信号以通过制动致动器1148操作车辆制动，通过一个或更多个转向致动器1156操作转向系统1154，通过一个或更多个油门(throttle)/加速器1152操作推进系统1150。一个或更多个控制器1136可以包括一个或更多个机载(例如，集成)计算设备(例如，超级计算机)，其处理传感器信号并输出操作命令(例如，表示命令的信号)以实现自动驾驶和/或协助驾驶员驾驶车辆1100。在至少一个实施例中，一个或更多个控制器1136可以包括用于自动驾驶功能的第一控制器1136，用于功能安全功能的第二控制器1136，用于人工智能功能(例如计算机视觉)的第三控制器1136，用于信息娱乐功能的第四控制器1136，用于紧急情况下的冗余的第五控制器1136和/或其他控制器。在至少一个实施例中，单个控制器1136可以处理上述功能中的两个或更多个，两个或更多控制器1136可以处理单个功能和/或其任何组合。在至少一个实施例中，一个或更多个控制器1136响应于从一个或更多个传感器(例如，传感器输入)接收到的传感器数据，提供用于控制车辆1100的一个或更多个组件和/或系统的信号。在至少一个实施例中，传感器数据可以从传感器接收，传感器类型例如但不限于一个或更多个全球导航卫星系统(“GNSS”)传感器1158(例如，一个或更多个全球定位系统传感器)、一个或更多个RADAR传感器1160、一个或更多个超声波传感器1162、一个或更多个LIDAR传感器1164、一个或更多个惯性测量单元(IMU)传感器1166(例如，一个或更多个加速度计、一个或更多个陀螺仪、一个或更多个磁罗盘、一个或更多个磁力计等)、一个或更多个麦克风1196、一个或更多个立体声相机1168、一个或更多个广角相机1170(例如鱼眼相机)、一个或更多个红外相机1172、一个或更多个环绕相机1174(例如，360度相机)、远程相机(图11A中未示出)、中程相机(图11A中未示出)、一个或更多个速度传感器1144(例如，用于测量车辆1100的速度)、一个或更多个振动传感器1142、一个或更多个转向传感器1140、一个或更多个制动传感器(例如，作为制动传感器系统1146的一部分)和/或其他传感器类型接收。在至少一个实施例中，一个或更多个控制器1136可以从车辆1100的仪表板1132接收输入(例如，由输入数据表示)并通过人机接口(“HMI”)显示器1134、声音信号器、扬声器和/或车辆1100的其他组件提供输出(例如，由输出数据、显示数据等表示)。在至少一个实施例中，输出可包括信息，诸如车速、速度、时间、地图数据(例如，高清晰度地图(图11A中未显示))、位置数据(例如，车辆1100的位置，例如在地图上)、方向、其他车辆的位置(例如，占用光栅)、关于对象的信息以及由一个或更多个控制器1136感知到的对象的状态等。例如，在至少一个实施例中，HMI显示器1134可以显示关于一个或更多个对象的存在的信息(例如，路牌、警告标志、交通信号灯变更等)和/或有关驾驶操作车辆已经、正在或将要制造的信息(例如，现在改变车道、在两英里内驶出34B出口等)。在至少一个实施例中，车辆1100进一步包括网络接口1124，其可以使用一个或更多个无线天线1126和/或一个或更多个调制解调器通过一个或更多个网络进行通信。例如，在至少一个实施例中，网络接口1124可能能够通过长期演进(“LTE”)、宽带码分多址(“WCDMA”)、通用移动电信系统(“UMTS”)、全球移动通信系统(“GSM”)、IMT-CDMA多载波(“CDMA2000”)等进行通信。在至少一个实施例中，一个或更多个无线天线1126还可以使用一个或更多个局域网(例如Bluetooth、BluetoothLowEnergy(LE)、Z-Wave、ZigBee等)和/或一个或更多个低功耗广域网(以下简称“LPWAN”)(例如LoRaWAN、SigFox等)，使上下文中的对象(例如，车辆、移动设备)之间进行通信。推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815可以在系统图11A中用于至少部分地基于使用神经网络训练操作\\神经网络功能和/或架构或本文所述的神经网络用例计算出的权重参数来推理或预测操作。在至少一个实施例中，汽车1100包括三维传感器(例如雷达传感器1160或LIDAR传感器1164)，以及一个或更多个处理器，其被配置为处理由三维传感器获得的数据，其中该数据至少部分地基于由一个或更多个神经网络至少部分地基于对象的多个图像生成的对象的3D模型被处理。图11B示出了根据至少一个实施例的图11A的自动驾驶车辆1100的相机位置和视野的示例。在至少一个实施例中，相机和各自的视野是一个示例实施例，并且不旨在进行限制。例如，在至少一个实施例中，可以包括附加的和/或替代的相机和/或相机可以位于车辆1100上的不同位置。在至少一个实施例中，用于相机的相机类型可以包括但不限于可以适于与车辆1100的组件和/或系统一起使用的数字相机。一个或更多个相机可以以汽车安全完整性等级(“ASIL”)B和/或其他ASIL进行操作。在至少一个实施例中，根据实施例，相机类型可以具有任何图像捕获速率，例如60帧每秒(fps)、1220fps、240fps等。在至少一个实施例中，相机可以能够使用滚动快门、全局快门、另一种类型的快门或其组合。在至少一个实施例中，滤色器阵列可以包括红色透明透明(“RCCC”)滤色器阵列、红色透明透明蓝色(“RCCB”)滤色器阵列、红色蓝色绿色透明(“RBGC”)滤色器阵列、FoveonX3滤色器阵列、拜耳(Bayer)传感器(“RGGB”)滤色器阵列、单色传感器滤色器阵列和/或其他类型的滤色器阵列。在至少一个实施例中，可以使用透明像素相机，例如具有RCCC、RCCB和/或RBGC滤色器阵列的相机，以努力提高光敏性。在至少一个实施例中，一个或更多个相机可以用于执行先进驾驶员辅助系统(“ADAS”)功能(例如，作为冗余或故障安全设计的一部分)。例如，在至少一个实施例中，可以安装多功能单声道相机以提供包括车道偏离警告、交通标志辅助和智能大灯控制的功能。在至少一个实施例中，一个或更多个相机(例如，所有相机)可以同时记录并提供图像数据(例如，视频)。在至少一个实施例中，可以将一个或更多个相机安装在安装组件中，例如定制设计的(三维(“3D”)打印的)组件，以便切出杂散光和来自在汽车内的反光(例如，仪表板的反射在挡风玻璃镜中反光)，其可能会干扰相机的图像数据捕获能力。关于后视镜安装组件，在至少一个实施例中，后视镜组件可以是3D打印定制的，使得相机安装板匹配后视镜的形状。在至少一个实施例中，一个或更多个相机可以被集成到后视镜中。在至少一个实施例中，对于侧视相机，一个或更多个相机也可以集成在舱室的每个角落的四个支柱内。在至少一个实施例中，具有包括车辆1100前面的上下文的部分的视野的相机(例如，前向相机)可以用于环视，以及在一个或更多个控制器1136和/或控制SoC的帮助下帮助识别向前的路径和障碍物，从而提供对于生成占用网格和/或确定优选的车辆路径至关重要的信息。在至少一个实施例中，前向相机可以用于执行许多与LIDAR相同的ADAS功能，包括但不限于紧急制动、行人检测和避免碰撞。在至少一个实施例中，前向相机也可以用于ADAS功能和系统，包括但不限于车道偏离警告(“LDW”)、自动巡航控制(“ACC”)和/或其他功能(例如交通标志识别)。在至少一个实施例中，各种相机可以用于前向配置，包括例如包括CMOS(“互补金属氧化物半导体”)彩色成像器的单目相机平台。在至少一个实施例中，广角相机1170可以用于感知从外围进入的对象(例如，行人、过马路或自行车)。尽管在图11B中仅示出了一个广角相机1170，但是，在其他实施例中，车辆1100上可以有任何数量(包括零)的广角相机1170。在至少一个实施例中，任何数量的远程相机1198(例如，远程立体相机对)可用于基于深度的对象检测，尤其是对于尚未训练神经网络的对象。在至少一个实施例中，远程相机1198也可以用于对象检测和分类以及基本对象跟踪。在至少一个实施例中，任何数量的立体声相机1168也可以包括在前向配置中。在至少一个实施例中，一个或更多个立体声相机1168可以包括集成控制单元，该集成控制单元包括可缩放处理单元，该可缩放处理单元可以提供可编程逻辑(“FPGA”)和具有单个芯片上集成的控制器局域网(“CAN”)或以太网接口的多核心微处理器。在至少一个实施例中，这样的单元可以用于生成车辆1100的上下文的3D地图，包括对图像中所有点的距离估计。在至少一个实施例中，一个或更多个立体相机1168可以包括但不限于紧凑型立体视觉传感器，其可以包括但不限于两个相机镜头(左右分别一个)和一个图像处理芯片，其可以测量从车辆1100到目标对象的距离并使用所生成的信息(例如，元数据)来激活自主紧急制动和车道偏离警告功能。在至少一个实施例中，除了本文所述的那些之外，还可以使用其他类型的立体相机1168。在至少一个实施例中，具有包括车辆1100侧面的上下文的一部分的视野的相机(例如，侧视相机)可以用于环绕查看，从而提供用于创建和更新占据网格的信息，以及产生侧面碰撞警告。例如，在至少一个实施例中，环绕相机1174(例如，如图11B所示的四个环绕相机1174)可以定位在车辆1100上。一个或更多个环绕相机1174可以包括但不限于，任意数量和组合的广角相机1170、一个或更多个鱼目镜头、一个或更多个360度相机和/或类似相机。例如，在至少一个实施例中，四个鱼目镜头相机可以位于车辆1100的前、后和侧面。在至少一个实施例中，车辆1100可以使用三个环绕相机1174(例如，左、右和后面)，并且可以利用一个或更多个其他相机(例如，前向相机)作为第四个环视相机。在至少一个实施例中，具有包括车辆1100后方的上下文的一部分的视野的相机(例如，后视相机)可以用于停车辅助、环视、后方碰撞警告、以及创建和更新占用光栅。在至少一个实施例中，可以使用各种各样的相机，包括但不限于还适合作为一个或更多个前向相机的相机(例如，远程相机1198和/或一个或更多个中程相机1176、一个或更多个立体相机1168、一个或更多个红外相机1172等)，如本文所述。推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。结合图8A和/或图8B，在本文中提供了关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815可以在图11B的系统中使用，用于至少部分地基于使用神经网络训练操作计算出的权重参数、神经网络函数和/或架构、或本文所述的神经网络用例来推理或预测操作。在至少一个实施例中，汽车1100包括三维传感器(例如立体相机1168)，以及一个或更多个处理器，其被配置为处理由三维传感器获得的数据，其中该数据至少部分地基于由一个或更多个神经网络至少部分地基于对象的多个图像生成的对象的3D模型被处理。图11C示出了根据至少一个实施例的图11A的自动驾驶车辆1100的示例系统架构的框图。在至少一个实施例中，图11C中的车辆1100的一个或更多个组件、一个或更多个特征和一个或更多个系统中的每一个都示出为经由总线1102连接。在至少一个实施例中，总线1102可包括但不限于CAN数据接口(在本文中可替代地称为“CAN总线”)。在至少一个实施例中，CAN可以是车辆1100内部的网络，用于帮助控制车辆1100的各种特征和功能，例如制动器的致动、加速、制动、转向、雨刷等。在一个实施例中，总线1102可以配置成具有数十个甚至数百个节点，每个节点具有其自己的唯一识别符(例如，CANID)。在至少一个实施例中，可以读取总线1102以找到方向盘角度、地面速度、发动机每分钟转动次数(“RPM”)、按钮位置和/或其他车辆状态指示器。在至少一个实施例中，总线1102可以是符合ASILB的CAN总线。在至少一个实施例中，除了CAN之外或替代CAN，可使用FlexRay和/或以太网(Ethernet)。在至少一个实施例中，可以有任意数量的总线1102，其可以包括但不限于零或更多的CAN总线，零或更多的FlexRay总线，零或更多的以太网总线，和/或零或更多的使用不同协议的其他类型的总线。在至少一个实施例中，两个或更多个总线1102可以用于执行不同的功能，和/或可以用于冗余。例如，第一总线1102可以用于碰撞避免功能，并且第二总线1102可以用于致动控制。在至少一个实施例中，每个总线1102可以与车辆1100的任何组件通信，并且两个或更多个总线1102可以与相同的组件通信。在至少一个实施例中，任何数量的片上系统(“SoC”)1104中的每一个，一个或更多个控制器1136中的每一个和/或车辆内的每个计算机都可以访问相同的输入数据(例如，来自车辆1100的传感器的输入)，并且可以连接到公共总线，例如CAN总线。在至少一个实施例中，车辆1100可以包括一个或更多个控制器1136，诸如本文关于图11A所描述的那些。控制器1136可以用于多种功能。在至少一个实施例中，控制器1136可以耦合到车辆1100的各种其他组件和系统中的任何一个，并且可以用于控制车辆1100、车辆1100的人工智能、车辆1100的信息娱乐和/或类似功能。在至少一个实施例中，车辆1100可以包括任何数量的SoC1104。SoC1104中的每一个可以包括但不限于中央处理单元(“一个或更多个CPU”)1106、图形处理单元(“一个或更多个GPU”)1108、一个或更多个处理器1110、一个或更多个高速缓存1112、一个或更多个加速器1114、一个或更多个数据存储1116和/或其他未显示的组件和特征。在至少一个实施例中，一个或更多个SoC1104可以用于在各种平台和系统中控制车辆1100。例如，在至少一个实施例中，一个或更多个SoC1104可以与高清晰度(“HD”)地图1122在系统(例如，车辆1100的系统)中组合，该高清晰度地图1122可以经由网络接口1124从一个或更多个服务器(图11C中未示出)获得地图刷新和/或更新。在至少一个实施例中，一个或更多个CPU1106可以包括CPU集群或CPU复合体(在本文中可替代地称为“CCPLEX”)。在至少一个实施例中，一个或更多个CPU1106可以包括多个核心和/或二级(“L2”)高速缓存。例如，在至少一个实施例中，一个或更多个CPU1106可以在相互耦合的多处理器配置中包括八个核心。在至少一个实施例中，一个或更多CPU1106可以包括四个双核心集群，其中每个集群具有专用的L2高速缓存(例如，2MBL2高速缓存)。在至少一个实施例中，一个或更多CPU1106(例如，CCPLEX)可以配置成支持同时的集群操作，使得一个或更多CPU1106的集群的任何组合在任何给定的时间都可以是活跃的。在至少一个实施例中，一个或更多个CPU1106可以实现电源管理功能，这些功能包括但不限于以下特征中的一个或更多个：空闲时可以自动对各个硬件模块进行时钟门控以节省动态功率；当核心由于执行等待中断(“WFI”)/事件等待(“WFE”)指令而未主动执行指令时，可以对每个核心时钟进行门控；每个核心都可以独立供电；当所有核心都被时钟门控或功率门控时，每个核心集群可以被独立地时钟门控；以及/或当所有核心都被功率门控时，每个核心集群可以被独立地功率门控。在至少一个实施例中，一个或更多CPU1106可以进一步实现用于管理功率状态的增强算法，其中指定了允许的功率状态和预期的唤醒时间，并且硬件/微码确定了针对核心、集群和CCPLEX输入的最佳功率状态。在至少一个实施例中，处理核心可以在软件中支持简化的功率状态输入序列，其中工作被分担给微码。在至少一个实施例中，一个或更多个GPU1108可以包括集成的GPU(在本文中或者称为“iGPU”)。在至少一个实施例中，一个或更多个GPU1108可以是可编程的，并且对于并行工作负载可以是有效的。在至少一个实施例中，一个或更多个GPU1108在至少一个实施例中可以使用增强的张量指令集。在一个实施例中，一个或更多个GPU1108可以包括一个或更多个流式微处理器，其中每个流式微处理器可以包括一级(“L1”)高速缓存(例如，具有至少96KB的存储容量的L1高速缓存)，以及两个或更多个流式微处理器可以共享L2高速缓存(例如，具有512KB存储容量的L2高速缓存)。在至少一个实施例中，一个或更多个GPU1108可以包括至少八个流式微处理器。在至少一个实施例中，一个或更多个GPU1108可以使用计算应用程序编程接口(API)。在至少一个实施例中，一个或更多GPU1108可以使用一个或更多个并行计算平台和/或编程模型(例如，NVIDIA的CUDA)。在至少一个实施例中，一个或更多个GPU1108可以经功耗优化以在汽车和嵌入式用例中获得最佳性能。例如，在一个实施例中，可以在鳍式场效应晶体管(“FinFET”)上制造一个或更多个GPU1108。在至少一个实施例中，每个流式微处理器可以包含多个划分为多个块的混合精度处理核心，。例如但不限于，可以将64个PF32核心和32个PF64核心划分为四个处理块。在至少一个实施例中，可以为每个处理块分配16个FP32核心、8个FP64核心、16个INT32核心、两个用于深度学习矩阵算术的混合精度NVIDIA张量核心、零级(“L0”)指令缓存、线程束调度器、分派单元和/或64KB寄存器文件。在至少一个实施例中，流式微处理器可以包括独立的并行整数和浮点数据路径来提供混合了计算和寻址运算的工作量的有效执行。在至少一个实施例中，流式微处理器可以包括独立的线程调度能力，以实现更细粒度的同步和并行线程之间的协作。在至少一个实施例中，流式微处理器可以包括组合的L1数据高速缓存和共享存储器单元，以便在简化编程的同时提高性能。在至少一个实施例中，一个或更多个GPU1108可以包括高带宽存储器(“HBM”)和/或16GBHBM2存储器子系统，以在一些示例中提供约900GB/秒的峰值存储带宽。在至少一个实施例中，除了或替代于HBM存储器，可以使用同步图形随机存取存储器(“SGRAM”)，例如图形双倍数据速率类型的五同步随机存取存储器(“GDDR5”)。在至少一个实施例中，一个或更多个GPU1108可以包括统一存储器技术。在至少一个实施例中，地址转换服务(“ATS”)支持可以用于允许一个或更多个GPU1108直接访问一个或更多个CPU1106页表。在至少一个实施例中，当一个或更多个GPU1108存储器管理单元(“MMU”)经历未命中时，可以将地址转换请求发送到一个或更多个CPU1106。作为响应，在至少一个实施例中，一个或更多个CPU1106可以在其页面表中查找地址的虚拟-物理的映射并将转换传送回一个或更多个GPU1108。在至少一个实施例中，统一存储器技术可以允许单个统一虚拟地址空间用于一个或更多个CPU1106和一个或更多个GPU1108两者的存储器，从而简化了一个或更多个GPU1108的编程以及将应用程序移植到一个或更多个GPU1108。在至少一个实施例中，一个或更多个GPU1108可以包括任意数量的访问计数器，其可以跟踪一个或更多个GPU1108对其他处理器的存储器的访问频率。在至少一个实施例中，一个或更多个访问计数器可以帮助确保将存储器页移动到最频繁访问页面的处理器的物理存储器中，从而提高处理器之间共享的存储器范围的效率。在至少一个实施例中，一个或更多个SoC1104可以包括任何数量的高速缓存1112，包括本文所述的那些。例如，在至少一个实施例中，一个或更多个高速缓存1112可以包括可用于一个或更多个CPU1106和一个或更多个GPU1108(例如，连接到CPU1106和GPU1108两者)的三级(“L3”)高速缓存。在至少一个实施例中，一个或更多个高速缓存1112可以包括回写式高速缓存，该回写式高速缓存可以例如通过使用高速缓存相干协议(例如，MEI、MESI、MSI等)来跟踪线的状态。在至少一个实施例中，尽管可以使用较小的高速缓存大小，根据实施例，L3高速缓存可以包括4MB或更多。在至少一个实施例中，一个或更多个SoC1104可以包括一个或更多个加速器1114(例如，硬件加速器、软件加速器或其组合)。在至少一个实施例中，一个或更多个SoC1104可以包括硬件加速集群，其可以包括优化的硬件加速器和/或大的片上存储器。在至少一个实施例中，大的片上存储器(例如4MB的SRAM)可以使硬件加速集群能够加速神经网络和其他计算。在至少一个实施例中，硬件加速集群可以用于补充一个或更多个GPU1108并且卸载一个或更多个GPU1108的一些任务(例如，释放一个或更多个GPU1108的更多周期以执行其他任务)。在至少一个实施例中，一个或更多个加速器1114可以用于足够稳定以经得起加速检验的目标工作负载(例如，感知、卷积神经网络(“CNN”)、递归神经网络(“RNN”)等)。在至少一个实施例中，CNN可以包括基于区域或区域卷积神经网络(“RCNN”)和快速RCNN(例如，如用于对象检测)或其他类型的CNN。在至少一个实施例中，一个或更多个加速器1114(例如，硬件加速集群)可以包括一个或更多个深度学习加速器(“DLA”)。一个或更多个DLA可以包括但不限于一个或更多个Tensor处理单元(“TPU”)，其可以配置成每秒提供额外的10万亿次操作用于深度学习应用程序和推理。在至少一个实施例中，TPU可以是配置成并被优化用于执行图像处理功能(例如，用于CNN、RCNN等)的加速器。可以针对神经网络类型和浮点运算以及推理的特定集合进一步优化一个或更多个DLA。在至少一个实施例中，一个或更多个DLA的设计可以提供比典型的通用GPU更高的每毫米性能，并且通常大大超过CPU的性能。在至少一个实施例中，一个或更多个TPU可执行若干功能，包括支持例如INT8、INT16和FP16数据类型以用于特征和权重的单实例卷积功能以及后处理器功能的。在至少一个实施例中，一个或更多个DLA可以针对各种功能中的任何功能，在处理或未处理的数据上快速且有效地执行神经网络，尤其是CNN，包括例如但不限于：用于使用来自相机传感器的数据进行对象识别和检测的CNN；用于使用来自相机传感器的数据进行距离估算的CNN；用于使用来自麦克风1196的数据进行紧急车辆检测以及识别和检测的CNN；用于使用来自相机传感器的数据进行人脸识别和车主识别的CNN；以及/或用于安全和/或安全相关事件的CNN。在至少一个实施例中，DLA可以执行一个或更多个GPU1108的任何功能，并且通过使用推理加速器，例如，设计者可以将一个或更多个DLA或一个或更多个GPU1108作为目标用于任何功能。例如，在至少一个实施例中，设计者可以将CNN的处理和浮点运算集中在一个或更多个DLA上，并将其他功能留给一个或更多个GPU1108和/或一个或更多个其他加速器1114。在至少一个实施例中，一个或更多个加速器1114(例如硬件加速集群)可以包括可编程视觉加速器(“PVA”)，其在本文中可以可替代地称为计算机视觉加速器。在至少一个实施例中，一个或更多个PVA可以设计和配置为加速用于高级驾驶员辅助系统(“ADAS”)1138、自动驾驶、增强现实(“AR”)应用程序和/或虚拟现实(“VR”)应用程序的计算机视觉算法。一个或更多个PVA可以在性能和灵活性之间取得平衡。例如，在至少一个实施例中，一个或更多个PVA中的每一个可以包括例如但不限于任何数量的精简指令集计算机(“RISC”)核心、直接存储器访问(“DMA”)和/或任意数量的向量处理器。在至少一个实施例中，RISC核心可以与图像传感器(例如，本文描述的任意相机的图像传感器)、图像信号处理器和/或类似交互。在至少一个实施例中，每个RISC核心可以包括任意数量的存储器。在至少一个实施例中，根据实施例，RISC核心可以使用多种协议中的任意一种。在至少一个实施例中，RISC核心可以执行实时操作系统(“RTOS”)。在至少一个实施例中，可以使用一个或更多个集成电路设备、专用集成电路(“ASIC”)和/或存储设备来实现RISC核心。例如，在至少一个实施例中，RISC核心可以包括指令高速缓存和/或紧密耦合的RAM。在至少一个实施例中，DMA可以使一个或更多个PVA的组件能够独立于一个或更多个CPU1106访问系统存储器。在至少一个实施例中，DMA可以支持用于向PVA提供优化的任何数量的特征，包括但不限于，支持多维寻址和/或循环寻址。在至少一个实施例中，DMA可以支持多达六个或更多个寻址的维度，其可以包括但不限于块宽度、块高度、块深度、水平块步进、垂直块步进和/或深度步进。在至少一个实施例中，向量处理器可以是可编程处理器，其可以设计为有效且灵活地执行用于计算机视觉算法并提供信号处理能力的编程。在至少一个实施例中，PVA可以包括PVA核心和两个向量处理子系统分区。在至少一个实施例中，PVA核心可以包括处理器子系统、DMA引擎(例如，两个DMA引擎)和/或其他外围设备。在至少一个实施例中，向量处理子系统可以用作PVA的主要处理引擎，并且可以包括向量处理单元(“VPU”)、指令高速缓存和/或向量存储器(例如“VMEM”)。在至少一个实施例中，VPU核心可以包括数字信号处理器，例如，单指令多数据(“SIMD”)、超长指令字(“VLIW”)数字信号处理器。在至少一个实施例中，SIMD和VLIW的组合可以提高吞吐量和速度。在至少一个实施例中，每个向量处理器可以包括指令高速缓存并且可以耦合到专用存储器。结果，在至少一个实施例中，每个向量处理器可以配置为独立于其他向量处理器执行。在至少一个实施例中，特定PVA中包括的向量处理器可以配置为采用数据并行性。例如，在至少一个实施例中，单个PVA中包括的多个向量处理器可以执行相同的计算机视觉算法，除了在图像的不同区域上之外。在至少一个实施例中，包括在特定PVA中的向量处理器可以在相同的图像上同时执行不同的计算机视觉算法，或者甚至在序列图像或部分图像上执行不同的算法。在至少一个实施例中，除其他外，在硬件加速集群中可以包括任何数量的PVA，并且在多个PVA中的每一个可以包括任何数量的向量处理器。在至少一个实施例中，一个或更多个PVA可以包括附加的纠错码(“ECC”)存储器，以增强整体系统安全性。在至少一个实施例中，一个或更多个加速器1114(例如硬件加速器)可以包括片上计算机视觉网络和静态随机存取存储器(“SRAM”)，用于为一个或更多个加速器1114提供高带宽，低延迟SRAM。在至少一个实施例中，片上存储器可以包括至少4MBSRAM，其包括例如但不限于八个现场可配置的内存块，PVA和DLA均可以对其进行访问。在至少一个实施例中，每对存储块可以包括高级外围总线(“APB”)接口、配置电路、控制器和多路复用器。在至少一个实施例中，可以使用任何类型的存储器。在至少一个实施例中，PVA和DLA可以经由为PVA和DLA提供对存储器的高速访问的主干网来访问存储器。在至少一个实施例中，主干网可以包括片上计算机视觉网络，其将PVA和DLA互连到存储器(例如，使用APB)。在至少一个实施例中，片上计算机视觉网络可以包括接口，该接口在传输任何控制信号/地址/数据之前确定PVA和DLA均提供就绪和有效信号。在至少一个实施例中，接口可以提供用于发送控制信号/地址/数据的单独的相位和单独的信道，以及用于连续数据传输的突发型通信。在至少一个实施例中，尽管可以使用其他标准和协议，但是接口可以符合国际标准化组织(“ISO”)26262或国际电工委员会(“IEC”)61508标准。在至少一个实施例中，一个或更多个SoC1104可以包括实时视线追踪硬件加速器。在至少一个实施例中，实时视线追踪硬件加速器可以用于快速且有效地确定对象的位置和范围(例如，在世界模型内)，以生成实时可视化模拟，以用于RADAR信号解释，用于声音传播合成和/或分析，用于SONAR系统的模拟，用于一般的波传播模拟，与用于定位和/或其他功能的LIDAR数据进行比较，和/或用于其他用途。在至少一个实施例中，一个或更多个加速器1114(例如硬件加速器)具有用于自动驾驶的广泛用途。在至少一个实施例中，PVA可以是可编程的视觉加速器，其可以用于ADAS和自动驾驶汽车中的关键处理阶段。在至少一个实施例中，在低功耗和低延迟下PVA的能力与需要可预测的处理的算法域良好匹配。换句话说，PVA在半密集或密集的常规计算中表现出色，即使在小型数据集上也是如此，这些数据集需要具有低延迟和低功耗的可预测的运行时间。在至少一个实施例中，自动驾驶车辆，诸如车辆1100，PVA可能被设计为运行经典的计算机视觉算法，因为它们可以在对象检测和整数数学运算方面是有效的。例如，根据技术的至少一个实施例，PVA被用于执行计算机立体视觉。在至少一个实施例中，可以在一些示例中使用基于半全局匹配的算法，尽管这并不意味着限制性。在至少一个实施例中，用于3-5级自动驾驶的应用程序在运行中使用动态的估计/立体匹配(例如，从运动中恢复结构、行人识别、车道检测等)。在至少一个实施例中，PVA可以对来自两个单目相机的输入执行计算机立体视觉功能。在至少一个实施例中，PVA可以用于执行密集的光流。例如，在至少一个实施例中，PVA可以处理原始RADAR数据(例如，使用4D快速傅立叶变换)以提供处理后的RADAR数据。在至少一个实施例中，例如，通过处理原始飞行时间数据以提供处理后的飞行时间数据，将PVA用于飞行时间深度处理。在至少一个实施例中，DLA可用于运行任何类型的网络以增强控制和驾驶安全性，包括例如但不限于神经网络，其输出用于每个对象检测的置信度。在至少一个实施例中，可以将置信度表示或解释为概率，或者表示为提供每个检测相对于其他检测的相对“权重”。在至少一个实施例中，置信度使系统能够做出进一步的决定，即关于哪些检测应当被认为是真正的阳性检测而不是假阳性检测。例如，在至少一个实施例中，系统可以为置信度设置阈值，并且仅将超过阈值的检测视为真阳性检测。在使用自动紧急制动(“AEB”)系统的实施例中，假阳性检测将导致车辆自动执行紧急制动，这显然是不希望的。在至少一个实施例中，高度自信的检测可以被认为是AEB的触发。在至少一个实施例中，DLA可以运行用于回归置信度值的神经网络。在至少一个实施例中，神经网络可以将参数的至少一些子集作为其输入，例如包围盒尺寸，获得的地平面估计(例如，从另一子系统)，与从神经网络和/或其他传感器(例如，一个或更多个LIDAR传感器1164或一个或更多个RADAR传感器1160)等获得的对象的车辆1100方向、距离、3D位置估计相关的一个或更多个IMU传感器1166的输出。在至少一个实施例中，一个或更多个SoC1104可以包括一个或更多个数据存储装置1116(例如，存储器)。在至少一个实施例中，一个或更多个数据存储1116可以是一个或更多个SoC1104的片上存储器，其可以存储要在一个或更多个GPU1108和/或DLA上执行的神经网络。在至少一个实施例中，一个或更多个数据存储1116可以具有足够大的容量以存储神经网络的多个实例以用于冗余和安全。在至少一个实施例中，一个或更多个数据存储1112可以包括L2或L3高速缓存。在至少一个实施例中，一个或更多个SoC1104可以包括任何数量的处理器1110(例如，嵌入式处理器)。一个或更多个处理器1110可以包括启动和电源管理处理器，该启动和电源管理处理器可以是专用处理器和子系统，以处理启动电源和管理功能以及相关的安全实施。在至少一个实施例中，启动和电源管理处理器可以是一个或更多个SoC1104启动序列的一部分，并且可以提供运行时电源管理服务。在至少一个实施例中，启动功率和管理处理器可以提供时钟和电压编程，辅助系统低功率状态转换，一个或更多个SoC1104热和温度传感器管理和/或一个或更多个SoC1104功率状态管理。在至少一个实施例中，每个温度传感器可以实现为其输出频率与温度成比例的环形振荡器，并且一个或更多个SoC1104可以使用环形振荡器来检测一个或更多个CPU1106，一个或更多个GPU1108和/或一个或更多个加速器1114的温度。在至少一个实施例中，如果确定温度超过阈值，则启动和电源管理处理器可以进入温度故障例程，并将一个或更多个SoC1104置于较低功耗状态和/或将车辆1100置于司机的安全停车图案(例如，使车辆1100安全停车)。在至少一个实施例中，一个或更多个处理器1110可以进一步包括一组嵌入式处理器，其可以用作音频处理引擎。在至少一个实施例中，音频处理引擎可以是音频子系统，其能够通过多个接口以及广泛且灵活范围的音频I/O接口为硬件提供对多通道音频的完全硬件支持。在至少一个实施例中，音频处理引擎是专用处理器核心，其具有带专用RAM的数字信号处理器。在至少一个实施例中，一个或更多个处理器1110可以进一步包括始终在线的处理器引擎，该引擎可以提供必要的硬件特征以支持低功率传感器管理和唤醒用例。在至少一个实施例中，始终在线的处理器引擎上的处理器可以包括但不限于处理器核心、紧密耦合的RAM、支持外围设备(例如，定时器和中断控制器)、各种I/O控制器外围设备以及路由逻辑。在至少一个实施例中，一个或更多个处理器1110可以进一步包括安全集群引擎，该安全集群引擎包括但不限于用于处理汽车应用程序的安全管理的专用处理器子系统。在至少一个实施例中，安全集群引擎可以包括但不限于两个或更多个处理器核心、紧密耦合的RAM、支持外围设备(例如，定时器、中断控制器等)和/或路由逻辑。在安全模式下，在至少一个实施例中，两个或更多个核心可以以锁步模式操作，并且可以用作具有用以检测其操作之间的任何差异的比较逻辑的单个核心。在至少一个实施例中，一个或更多个处理器1110可以进一步包括实时相机引擎，该实时相机引擎可以包括但不限于用于处理实时相机管理的专用处理器子系统。在至少一个实施例中，一个或更多个处理器1110可以进一步包括高动态范围信号处理器，该高动态范围信号处理器可以包括但不限于图像信号处理器，该图像信号处理器是作为相机处理管线的一部分的硬件引擎。在至少一个实施例中，一个或更多个处理器1110可以包括视频图像合成器，该视频图像合成器可以是处理块(例如，在微处理器上实现)，该处理块实现视频回放应用程序产生最终的视频所需要的视频后处理功能，以产生用于播放器窗口的最终图像。在至少一个实施例中，视频图像合成器可以在一个或更多个广角相机1170、一个或更多个环绕相机1174和/或一个或更多个舱内监控相机传感器上执行透镜畸变校正。在至少一个实施例中，优选地，由在SoC1104的另一实例上运行的神经网络来监控舱室内监控相机传感器，该神经网络被配置为识别舱室事件并相应地做出响应。在至少一个实施例中，舱室内系统可以执行但不限于唇读激活蜂窝服务和拨打电话、指示电子邮件、改变车辆的目的地、激活或改变车辆的信息娱乐系统和设置、或者提供语音激活的网上冲浪。在至少一个实施例中，当车辆以自主模式运行时，某些功能对于驾驶员是可用的，否则将其禁用。在至少一个实施例中，视频图像合成器可以包括用于同时空间和时间降噪的增强的时间降噪。例如，在至少一个实施例中，在运动发生在视频中的情况下，降噪适当地对空间信息加权，从而减小由相邻帧提供的信息的权重。在至少一个实施例中，在图像或图像的一部分不包括运动的情况下，由视频图像合成器执行的时间降噪可以使用来自先前图像的信息来降低当前图像中的噪声。在至少一个实施例中，视频图像合成器还可以配置为对输入的立体透镜帧执行立体校正。在至少一个实施例中，当使用操作系统桌面时，视频图像合成器还可以用于用户接口合成，并且不需要一个或更多个GPU1108来连续渲染新表面。在至少一个实施例中，当对一个或更多个GPU1108供电并使其活跃地进行3D渲染时，视频图像合成器可以被用于卸载一个或更多个GPU1108以改善性能和响应性。在至少一个实施例中，SoC1104中的一个或更多个SoC可以进一步包括用于从相机接收视频和输入的移动工业处理器接口(“MIPI”)相机串行接口、高速接口和/或可用于相机和相关像素输入功能的视频输入块。在至少一个实施例中，一个或更多个SoC1104可以进一步包括输入/输出控制器，该输入/输出控制器可以由软件控制并且可以被用于接收未提交给特定角色的I/O信号。在至少一个实施例中，SoC1104中的一个或更多个SoC可以进一步包括广泛的外围接口，以使得能够与外围设备、音频编码器/解码器(“编解码器”)，电源管理和/或其他设备通信。一个或更多个SoC1104可用于处理来自(例如，通过千兆位多媒体串行链路和以太网连接)相机、传感器(例如，一个或更多个LIDAR传感器1164，一个或更多个RADAR传感器1160等，其可以通过以太网连接)的数据，来自总线1102的数据(例如，车辆1100的速度、方向盘位置等)，来自一个或更多个GNSS传感器1158的数据(例如，通过以太网或CAN总线连接)等。在至少一个实施例中，SoC1104中的一个或更多个SoC可以进一步包括专用高性能海量存储控制器，其可以包括它们自己的DMA引擎，并且可以用于使一个或更多个CPU1106摆脱常规数据管理任务。在至少一个实施例中，一个或更多个SoC1104可以是具有灵活架构的端到端平台，其跨越自动化级别3-5级，从而提供利用并有效使用计算机视觉和ADAS技术来实现多样性和冗余的综合的功能安全架构，其提供了可提供灵活、可靠的驾驶软件堆栈以及深度学习工具的平台。在至少一个实施例中，一个或更多个SoC1104可以比常规系统更快、更可靠，并且甚至在能量效率和空间效率上也更高。例如，在至少一个实施例中，一个或更多个加速器1114当与一个或更多个CPU1106、一个或更多个GPU1108以及一个或更多个数据存储装置1116结合时，可以提供用于3-5级自动驾驶车辆的快速、有效的平台。在至少一个实施例中，计算机视觉算法可以在CPU上执行，CPU可以使用高级编程语言(例如C编程语言)配置为在多种视觉数据上执行多种处理算法。然而，在至少一个实施例中，CPU通常不能满足许多计算机视觉应用程序的性能要求，例如与执行时间和功耗有关的性能要求。在至少一个实施例中，许多CPU不能实时执行复杂的对象检测算法，该算法被用于车载ADAS应用程序和实际3-5级自动驾驶车辆中。本文所述的实施例允许同时和/或序列地执行多个神经网络，并且允许将结果结合在一起以实现3-5级自动驾驶功能。例如，在至少一个实施例中，在DLA或离散GPU(例如，一个或更多个GPU1120)上执行的CNN可包括文本和单词识别，从而允许超级计算机读取和理解交通标志，包括神经网络尚未被专门训练的标志。在至少一个实施例中，DLA还可包括神经网络，该神经网络能够识别、解释并提供符号的语义理解，并将该语义理解传递给在CPUComplex上运行的路径规划模块。在至少一个实施例中，对于3、4或5级的驱动，可以同时运行多个神经网络。例如，在至少一个实施例中，由“警告标志包括：闪烁的灯指示结冰状况(Caution:flashinglightsindicateicyconditions)”连通电灯一起组成的警告标志可以由多个神经网络独立地或共同地解释。在至少一个实施例中，可以通过第一部署的神经网络(例如，已经训练的神经网络)将标志本身识别为交通标志，可以通过第二部署的神经网络来解释文本“闪烁的灯指示结冰状况(flashinglightsindicateicyconditions)”，其通知车辆的路径规划软件(最好在CPUComplex上执行)：当检测到闪烁的灯光时，就会存在结冰状况。在至少一个实施例中，可以通过在多个帧上操作第三部署的神经网络来识别闪烁的灯，向车辆的路径规划软件通知存在(或不存在)闪烁的灯。在至少一个实施例中，所有三个神经网络可以同时运行，例如在DLA内和/或在一个或更多个GPU1108上。在至少一个实施例中，用于面部识别和车辆所有者识别的CNN可以使用来自相机传感器的数据来识别授权驾驶员和/或车辆1100的所有者的存在。在至少一个实施例中，当所有者接近驾驶员门并打开灯时，常开传感器处理器引擎可用于解锁车辆，并且，在安全模式下，当所有者离开该车辆时，可用于禁用该车辆。以此方式，一个或更多个SoC1104提供防止盗窃和/或劫车的保障。在至少一个实施例中，用于紧急车辆检测和识别的CNN可以使用来自麦克风1196的数据来检测和识别紧急车辆警报器。在至少一个实施例中，一个或更多个SoC1104使用CNN来对上下文和城市声音进行分类，以及对视觉数据进行分类。在至少一个实施例中，训练在DLA上运行的CNN以识别紧急车辆的相对接近速度(例如，通过使用多普勒效应)。在至少一个实施例中，还可以训练CNN来识别针对车辆正在运行的区域的紧急车辆，如一个或更多个GNSS传感器1158所识别。在至少一个实施例中，当在欧洲运行时，CNN将寻求检测欧洲警报器，而在美国时，CNN将寻求仅识别北美警报器。在至少一个实施例中，一旦检测到紧急车辆，就可以在一个或更多个超声波传感器1162的辅助下使用控制程序来执行紧急车辆安全例程、减速车辆、将车辆驶至路边、停车、和/或使车辆闲置，直到一辆或更多辆紧急车辆通过。在至少一个实施例中，车辆1100可以包括一个或更多个CPU1118(例如，一个或更多个离散CPU或一个或更多个dCPU)，其可以经由高速互连(例如PCIe)耦合到一个或更多个SoC1104。在至少一个实施例中，一个或更多个CPU1118可以包括X86处理器，例如一个或更多个CPU1118可用于执行各种功能中的任何功能，例如包括在ADAS传感器和一个或更多个SoC1104之间潜在的仲裁不一致的结果，和/或一个或更多个监控控制器1136的状态和健康和/或片上信息系统(“信息SoC”)1130。在至少一个实施例中，车辆1100可以包括一个或更多个GPU1120(例如，一个或更多个离散GPU或一个或更多个dGPU)，其可以经由高速互连(例如NVIDIA的NVLINK)耦合到一个或更多个SoC1104。在至少一个实施例中，一个或更多个GPU1120可以提供附加的人工智能功能，例如通过执行冗余和/或不同的神经网络，并且可以至少部分地基于来自车辆1100的传感器的输入(例如，传感器数据)来用于训练和/或更新神经网络。在至少一个实施例中，车辆1100可以进一步包括网络接口1124，其可以包括但不限于一个或更多个无线天线1126(例如，用于不同通信协议的一个或更多个无线天线1126，诸如蜂窝天线、蓝牙天线等)。在至少一个实施例中，网络接口1124可以用于使能通过互联网与云(例如，采用服务器和/或其他网络设备)、与其他车辆和/或计算设备(例如乘客的客户端设备)进行无线连接。在至少一个实施例中，为了与其他车辆通信，可以在车辆1100和其他车辆之间建立直接链路和/或可以建立间接链路(例如，通过网络和互联网)。在至少一个实施例中，可以使用车辆到车辆的通信链路来提供直接链路。车辆到车辆的通信链路可以向车辆1100提供关于车辆1100附近的车辆的信息(例如，车辆1100前面、侧面和/或后面的车辆)。在至少一个实施例中，该前述功能可以是车辆1100的协作自适应巡航控制功能的一部分。在至少一个实施例中，网络接口1124可以包括SoC，其提供调制和解调功能并使一个或更多个控制器1136能够通过无线网络进行通信。在至少一个实施例中，网络接口1124可以包括射频前端，用于从基带到射频的上转换以及从射频到基带的下转换。在至少一个实施例中，可以以任何技术上可行的方式执行频率转换。例如，可以通过公知的过程和/或使用超外差过程来执行频率转换。在至少一个实施例中，射频前端功能可以由单独的芯片提供。在至少一个实施例中，网络接口可以包括用于通过LTE、WCDMA、UMTS、GSM、CDMA2000、蓝牙、蓝牙LE、Wi-Fi、Z-Wave、ZigBee、LoRaWAN和/或其他无线协议进行通信的无线功能。在至少一个实施例中，车辆1100可以进一步包括一个或更多个数据存储1128，其可以包括但不限于片外(例如，一个或更多个SoC1104)存储。在至少一个实施例中，一个或更多个数据存储1128可以包括但不限于一个或更多个存储元件，包括RAM、SRAM、动态随机存取存储器(“DRAM”)、视频随机存取存储器(“VRAM”)、闪存、硬盘和/或其他组件和/或可以存储至少一位数据的设备。在至少一个实施例中，车辆1100可以进一步包括一个或更多个GNSS传感器1158(例如，GPS和/或辅助GPS传感器)，以辅助地图绘制、感知、占用光栅生成和/或路径规划功能。在至少一个实施例中，可以使用任何数量的GNSS传感器1158，包括例如但不限于使用具有以太网的USB连接器连接到串行接口(例如RS-232)桥的GPS。在至少一个实施例中，车辆1100可以进一步包括一个或更多个RADAR传感器1160。一个或更多个RADAR传感器1160可以由车辆1100用于远程车辆检测，即使在黑暗和/或恶劣天气条件下。在至少一个实施例中，RADAR功能安全等级可以是ASILB。一个或更多个RADAR传感器1160可以使用CAN总线和/或总线1102(例如，以传输由一个或更多个RADAR传感器1160生成的数据)来进行控制和访问对象跟踪数据，在某些示例中可以访问以太网以访问原始数据。在至少一个实施例中，可以使用各种各样的RADAR传感器类型。例如但不限于，RADAR传感器1160中的一个或更多个传感器可适合于前、后和侧面RADAR使用。在至少一个实施例中，一个或更多个RADAR传感器1160是一个或更多个脉冲多普勒RADAR传感器。在至少一个实施例中，一个或更多个RADAR传感器1160可以包括不同的配置，例如具有窄视野的远程、具有宽事业的近程、近程侧面覆盖等。在至少一个实施例中，远程RADAR可以用于自适应巡航控制功能。在至少一个实施例中，远程RADAR系统可以提供通过两次或更多次独立扫描(例如在250m范围内)实现的宽广的视野。在至少一个实施例中，一个或更多个RADAR传感器1160可以帮助在静态对象和运动对象之间区分，并且可以被ADAS系统1138用于紧急制动辅助和向前碰撞警告。在至少一个实施例中，包括在远程RADAR系统中的一个或更多个传感器1160可以包括但不限于具有多个(例如六个或更多个)固定RADAR天线以及高速CAN和FlexRay接口的单基地多模式RADAR。在至少一个实施例中，具有六个天线、中央四个天线可以创建聚焦的波束图，该波束图设计为以较高的速度记录车辆1100的周围上下文，而相邻车道的交通干扰最小。在至少一个实施例中，其他两个天线可以扩大视野，从而可以快速检测进入或离开车辆1100的车道的车辆。在至少一个实施例中，作为示例，中程RADAR系统可包括例如高达160m(前)或80m(后)的范围，以及高达42度(前)或150度(后)的视野。在至少一个实施例中，短程RADAR系统可以包括但不限于设计成安装在后保险杠的两端的任意数量的RADAR传感器1160。当安装在后保险杠的两端时，在至少一个实施例中，RADAR传感器系统可以产生两个光束，该两个光束不断地监测车辆后部和靠近车辆的盲点。在至少一个实施例中，短程RADAR系统可以在ADAS系统1138中用于盲点检测和/或车道改变辅助。在至少一个实施例中，车辆1100可以进一步包括一个或更多个超声传感器1162。可以定位在车辆1100的前、后和/或侧面的一个或更多个超声传感器1162可以用于停车辅助和/或创建和更新占用光栅。在至少一个实施例中，可以使用各种各样的超声传感器1162，并且可以将不同的超声传感器1162用于不同的检测范围(例如2.5m、4m)。在至少一个实施例中，超声传感器1162可以在ASILB的功能安全等级下操作。在至少一个实施例中，车辆1100可以包括一个或更多个LIDAR传感器1164。一个或更多个LIDAR传感器1164可以用于对象和行人检测、紧急制动、避免碰撞和/或其他功能。在至少一个实施例中，一个或更多个LIDAR传感器1164可以是功能安全等级ASILB。在至少一个实施例中，车辆1100可以包括可以使用以太网的多个(例如，两个、四个、六个等)LIDAR传感器1164(例如，将数据提供给千兆以太网交换机)。在至少一个实施例中，一个或更多个LIDAR传感器1164可能能够提供针对360度视野的对象及其距离的列表。在至少一个实施例中，市售的一个或更多个LIDAR传感器1164例如可以具有大约100m的广告范围，具有2cm-3cm的精度，并且支持100Mbps的以太网连接。在至少一个实施例中，可以使用一个或更多个非突出的LIDAR传感器1164。在这样的实施例中，一个或更多个LIDAR传感器1164可以被实现为可以嵌入到车辆1100的前、后、侧面和/或拐角中的小型设备。在至少一个实施例中，一个或更多个LIDAR传感器1164，在这样的实施例中，即使对于低反射率的对象，也可以提供高达120度的水平视野和35度的垂直视野，并且具有200m的范围。在至少一个实施例中，可将前向一个或更多个LIDAR传感器1164配置为用于45度至135度之间的水平视野。在至少一个实施例中，也可以使用LIDAR技术(诸如3D闪光LIDAR)。3D闪光LIDAR使用激光闪光作为传输源，以照亮车辆1100周围大约200m。在至少一个实施例中，闪光LIDAR单元包括但不限于接收器，该接收器记录激光脉冲传播时间和每个像素上的反射光，该像素又对应于从车辆1100到对象的范围。在至少一个实施例中，闪光LIDAR可以允许利用每个激光闪光来生成周围上下文的高度准确且无失真的图像。在至少一个实施例中，可以部署四个闪光LIDAR传感器，在车辆1100的每一侧部署一个传感器。在至少一个实施例中，3D闪光LIDAR系统包括但不限于除了风扇(例如非扫描LIDAR设备)以外没有移动部件的固态3D视线阵列LIDAR相机。在至少一个实施例中，闪光LIDAR设备可以每帧使用5纳秒的I类(人眼安全)激光脉冲，并且可以以3D测距点云和共同配准的强度数据的形式捕获反射激光。在至少一个实施例中，车辆还可包括一个或更多个IMU传感器1166。在至少一个实施例中，一个或更多个IMU传感器1166可位于车辆1100的后轴中心。在至少一个实施例中，一个或更多个IMU传感器1166可以包括，例如但不限于，一个或更多个加速度计、一个或更多个磁力计、一个或更多个陀螺仪、一个或更多个磁罗盘和/或其他传感器类型。在至少一个实施例中，例如在六轴应用程序中，一个或更多个IMU传感器1166可以包括但不限于加速度计和陀螺仪。在至少一个实施例中，例如在九轴应用程序中，一个或更多个IMU传感器1166可以包括但不限于加速度计、陀螺仪和磁力计。在至少一个实施例中，一个或更多个IMU传感器1166可以实现为结合了微机电系统(“MEMS”)惯性传感器，高灵敏度GPS接收器和先进的卡尔曼滤波算法的微型高性能GPS辅助惯性导航系统(“GPS/INS”)，以提供位置、速度和姿态的估算；在至少一个实施例中，一个或更多个IMU传感器1166可使车辆1100估算航向而无需来自磁传感器通过直接观测和关联从GPS到一个或更多个IMU传感器1166的速度变化来实现的输入。在至少一个实施例中，一个或更多个IMU传感器1166和一个或更多个GNSS传感器1158可以组合在单个集成单元中。在至少一个实施例中，车辆1100可以包括放置在车辆1100内和/或周围的一个或更多个麦克风1196。在至少一个实施例中，此外，一个或更多个麦克风1196可以用于紧急车辆检测和识别。在至少一个实施例中，车辆1100可以进一步包括任何数量的相机类型，包括一个或更多个立体相机1168、一个或更多个广角相机1170、一个或更多个红外相机1172、一个或更多个环绕相机1174、一个或更多个远程相机1198、一个或更多个中程相机1176和/或其他相机类型。在至少一个实施例中，相机可用于捕获车辆1100的整个外围周围的图像数据。在至少一个实施例中，所使用的相机的类型取决于车辆1100。在至少一个实施例中，相机类型的任何组合可以是用于在车辆1100周围提供必要覆盖范围。在至少一个实施例中，相机的数量可以根据实施例而不同。例如，在至少一个实施例中，车辆1100可以包括六个相机、七个相机、十个相机、十二个相机或其他数量的相机。相机可以支持作为示例但不限于千兆位多媒体串行链路(“GMSL”)和/或千兆位以太网。在至少一个实施例中，本文先前参照图11A和图11B更详细地描述了每个相机。在至少一个实施例中，车辆1100可以进一步包括一个或更多个振动传感器1142。一个或更多个振动传感器1142可以测量车辆1100的部件(例如，轴)的振动。例如，在至少一个实施例中，振动的变化可以指示路面的变化。在至少一个实施例中，当使用两个或更多个振动传感器1142时，振动之间的差异可以用于确定路面的摩擦或打滑(例如，当在动力驱动轴和自由旋转轴之间存在振动差异时)。在至少一个实施例中，车辆1100可以包括ADAS系统1138。ADAS系统1138可以包括但不限于SoC。在至少一个实施例中，ADAS系统1138可以包括但不限于任何数量的自主/自适应/自动巡航控制(“ACC”)系统、协作自适应巡航控制(“CACC”)系统、前撞警告(“FCW”)系统、自动紧急制动(“AEB”)系统、车道偏离警告(“LDW”)系统、车道保持辅助(“LKA”)系统、盲区警告(“BSW”)系统、后方交叉交通警告(“RCTW”)系统、碰撞警告(“CW”)系统、车道对中(“LC”)系统和/或其他系统、特征和/或功能及其组合。在至少一个实施例中，ACC系统可以使用一个或更多个RADAR传感器1160、一个或更多个LIDAR传感器1164和/或任何数量的相机。在至少一个实施例中，ACC系统可以包括纵向ACC系统和/或横向ACC系统。在至少一个实施例中，纵向ACC系统监控并控制到紧邻车辆1100的车辆的距离，并自动调节车辆1100的速度以保持与前方车辆的安全距离。在至少一个实施例中，横向ACC系统执行距离保持，并在需要时建议车辆1100改变车道。在至少一个实施例中，横向ACC与其他ADAS应用程序有关，例如LC和CW。在至少一个实施例中，CACC系统使用来自其他车辆的信息，该信息可以经由网络接口1124和/或一个或更多个无线天线1126从其他车辆接收经由无线链路或者间接经由网络连接(例如，经由互联网)接收。在至少一个实施例中，直接链路可以由车辆到车辆(“V2V”)的通信链路提供，而间接链路可以由基础设施到车辆(“I2V”)的通信链路提供。通常，V2V通信概念提供关于紧接在前的车辆(例如，紧接在车辆1100之前并与之在同一车道上的车辆)的信息，而I2V通信概念提供关于更前方交通的信息。在至少一个实施例中，CACC系统可以包括I2V和V2V信息源之一或两者。在至少一个实施例中，在给定车辆1100之前的车辆的信息的情况下，CACC系统可以更可靠，并且具有改善交通流的平滑度并减少道路拥堵的潜力。在至少一个实施例中，FCW系统被设计成警告驾驶员危险，以便驾驶员可以采取纠正措施。在至少一个实施例中，FCW系统使用前向相机和/或一个或更多个RADAR传感器1160，其耦合至专用处理器、DSP、FPGA和/或ASIC，其电耦合至驾驶员反馈，例如显示器、扬声器和/或振动组件。在至少一个实施例中，FCW系统可以提供警告，例如以声音、视觉警告，振动和/或快速制动脉冲的形式。在至少一个实施例中，AEB系统检测到与另一车辆或其他对象的即将发生的向前碰撞，并且如果驾驶员在指定的时间或距离参数内未采取纠正措施，则可以自动施加制动。在至少一个实施例中，AEB系统可以使用耦合到专用处理器、DSP、FPGA和/或ASIC的一个或更多个前向相机和/或一个或更多个RADAR传感器1160。在至少一个实施例中，当AEB系统检测到危险时，AEB系统通常首先警告驾驶员采取纠正措施以避免碰撞，并且，如果该驾驶员没有采取纠正措施，则该AEB系统可以自动施加制动器以试图防止或至少减轻预测碰撞的影响。在至少一个实施例中，AEB系统可以包括诸如动态制动器支持和/或即将发生碰撞的制动的技术。在至少一个实施例中，当车辆1100越过车道标记时，LDW系统提供视觉、听觉和/或触觉警告，例如方向盘或座椅振动，以警告驾驶员。在至少一个实施例中，当驾驶员通过激活转向信号灯指示有意的车道偏离时，LDW系统不活跃。在至少一个实施例中，LDW系统可以使用耦合到专用处理器、DSP、FPGA和/或ASIC的面向正面的相机，其被电耦合至诸如显示器、扬声器和/或振动组件之类的驾驶员反馈。在至少一个实施例中，LKA系统是LDW系统的一种变型。如果车辆1100开始离开车道，则LKA系统提供转向输入或制动以校正车辆1100。在至少一个实施例中，BSW系统检测并警告汽车盲区中的车辆驾驶员。在至少一个实施例中，BSW系统可以提供视觉、听觉和/或触觉警报，以指示合并或改变车道是不安全的。在至少一个实施例中，当驾驶员使用转向灯时，BSW系统可以提供附加警告。在至少一个实施例中，BSW系统可以使用耦合到专用处理器、DSP、FPGA和/或ASIC的一个或更多个朝后侧的相机和/或一个或更多个RADAR传感器1160，其电耦合到驾驶员反馈，例如显示器、扬声器和/或振动组件。在至少一个实施例中，当在车辆1100倒车时在后相机范围之外检测到对象时，RCTW系统可以提供视觉、听觉和/或触觉通知。在至少一个实施例中，RCTW系统包括AEB系统，以确保应用程序车辆制动器以避免碰撞。在至少一个实施例中，RCTW系统可以使用一个或更多个面向后方的RADAR传感器1160，其耦合到专用处理器、DSP、FPGA和/或ASIC，其被电耦合至诸如显示器、扬声器和/或振动组件之类的驾驶员反馈。在至少一个实施例中，常规的ADAS系统可能易于产生误报结果，这可能使驾驶员烦恼和分散注意力，但通常不是灾难性的，因为常规的ADAS系统会警告驾驶员并允许该驾驶员决定安全状况是否真正存在并采取相应动作。在至少一个实施例中，在结果冲突的情况下，车辆1100本身决定是否听从主计算机或副计算机(例如，第一控制器1136或第二控制器1136)的结果。例如，在至少一个实施例中，ADAS系统1138可以是用于将感知信息提供给备份计算机合理性模块的备用和/或辅助计算机。在至少一个实施例中，备用计算机合理性监控器可以在硬件组件上运行冗余的各种软件，以检测感知和动态驾驶任务中的故障。在至少一个实施例中，可以将来自ADAS系统1138的输出提供给监控MCU。在至少一个实施例中，如果来自主计算机的输出和来自辅助计算机的输出冲突，则监督MCU决定如何协调冲突以确保安全操作。在至少一个实施例中，主计算机可以配置为向监督MCU提供置信度分数，以指示该主计算机对所选结果的置信度。在至少一个实施例中，如果该置信度得分超过阈值，则该监督MCU可以遵循该主计算机的指示，而不管该辅助计算机是否提供冲突或不一致的结果。在至少一个实施例中，在置信度得分不满足阈值的情况下，并且在主计算机和辅助计算机指示不同的结果(例如，冲突)的情况下，监督MCU可以在计算机之间仲裁以确定适当的结果。在至少一个实施例中，监督MCU可以配置为运行神经网络，该神经网络被训练和配置为至少部分地基于来自主计算机的输出和来自辅助计算机的输出来确定该辅助计算机提供错误警报的条件。在至少一个实施例中，监督MCU中的神经网络可以学习何时可以信任辅助计算机的输出，以及何时不能信任。例如，在至少一个实施例中，当该辅助计算机是基于RADAR的FCW系统时，该监督MCU中的神经网络可以学习FCW系统何时识别实际上不是危险的金属对象，例如会触发警报的排水格栅或井盖。在至少一个实施例中，当辅助计算机是基于相机的LDW系统时，当存在骑自行车的人或行人并且实际上车道偏离是最安全的操作时，监督MCU中的神经网络可以学会覆盖LDW。在至少一个实施例中，监督MCU可以包括适合于运行具有相关联的存储器的神经网络的DLA或GPU中的至少一个。在至少一个实施例中，监督MCU可以包括和/或被包括为一个或更多个SoC1104的组件。在至少一个实施例中，ADAS系统1138可以包括使用传统的计算机视觉规则执行ADAS功能的辅助计算机。在至少一个实施例中，该辅助计算机可以使用经典计算机视觉规则(如果-则)，并且监督MCU中的神经网络的存在可以提高可靠性、安全性和性能。例如，在至少一个实施例中，多样化的实现方式和有意的非同一性使得整个系统更加容错，尤其是对于由软件(或软件-硬件接口)功能引起的故障。例如，在至少一个实施例中，如果在主计算机上运行的软件中存在软件漏洞或错误，并且在辅助计算机上运行的不相同的软件代码提供了相同的总体结果，则监督MCU可以更有把握地认为总体结果是正确，并且该主计算机上的软件或硬件中的漏洞不会导致重大错误。在至少一个实施例中，可以将ADAS系统1138的输出输入到主计算机的感知模块和/或主计算机的动态驾驶任务模块中。例如，在至少一个实施例中，如果ADAS系统1138由于正前方的对象而指示向前碰撞警告，则感知块可以在识别对象时使用该信息。在至少一个实施例中，如本文所述，辅助计算机可以具有其自己的神经网络，该神经网络经过训练从而降低了误报的风险。在至少一个实施例中，车辆1100可以进一步包括信息娱乐SoC1130(例如，车载信息娱乐系统(IVI))。尽管被示出和描述为SoC，但是在至少一个实施例中，信息娱乐系统1130可以不是SoC，并且可以包括但不限于两个或更多个分立组件。在至少一个实施例中，信息娱乐SoC1130可以包括但不限于硬件和软件的组合，其可以用于提供音频(例如，音乐、个人数字助理、导航指令、新闻、广播等)、视频(例如，电视、电影、流媒体等)、电话(例如，免提通话)、网络连接(例如，LTE、WiFi等)和/或信息服务(例如，导航系统、后停车辅助、无线电数据系统、与车辆相关的信息，例如燃油水平、总覆盖距离、制动燃油水平、油位、车门打开/关闭、空气滤清器信息等)到车辆1100。例如，信息娱乐SoC1130可以包括收音机、磁盘播放器、导航系统、视频播放器、USB和蓝牙连接、汽车、车载娱乐系统、WiFi、方向盘音频控制、免提语音控制、抬头显示器(“HUD”)、HMI显示器1134、远程信息处理设备、控制面板(例如，用于控制各种组件、特征和/或系统和/或与之交互)和/或其他组件。在至少一个实施例中，信息娱乐SoC1130可以进一步用于向车辆的用户提供信息(例如，视觉和/或听觉的)，诸如来自ADAS系统1138的信息、自动驾驶信息(诸如计划的车辆操纵)、轨迹、周围上下文信息(例如，交叉路口信息、车辆信息、道路信息等)和/或其他信息。在至少一个实施例中，信息娱乐SoC1130可以包括任何数量和类型的GPU功能。在至少一个实施例中，信息娱乐SoC1130可以通过总线1102(例如，CAN总线、以太网等)与车辆1100的其他设备、系统和/或组件通信。在至少一个实施例中，信息娱乐SoC1130可以是耦合到监控MCU，使得信息娱乐系统的GPU可以在主控制器1136(例如，车辆1100的主计算机和/或备用计算机)发生故障的情况下执行一些自动驾驶功能。在至少一个实施例中，信息娱乐SoC1130可以使车辆1100进入司机到安全停止模式，如本文所述。在至少一个实施例中，车辆1100可以进一步包括仪表板1132(例如，数字仪表板、电子仪表板、数字仪表操纵板等)。仪表板1132可以包括但不限于控制器和/或超级计算机(例如，离散控制器或超级计算机)。在至少一个实施例中，仪表板1132可以包括但不限于一组仪表的任何数量和组合，例如车速表、燃料水平、油压、转速表、里程表、转弯指示器、换档位置指示器、一个或更多个安全带警告灯、一个或更多个驻车制动警告灯、一个或更多个发动机故障灯、辅助约束系统(例如安全气囊)信息、照明控件、安全系统控件、导航信息等。在某些示例中，信息可能是在信息娱乐SoC1130和仪表板1132之间显示和/或共享。在至少一个实施例中，仪表板1132可以被包括作为信息娱乐SoC1130的一部分，反之亦然。推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815可以在系统图11C中用于至少部分地基于使用神经网络训练操作、神经网络功能和/或架构或本文所述的神经网络用例计算出的权重参数来推理或预测操作。图11D是根据至少一个实施例的在基于云的服务器与图11A的自动驾驶车辆1100之间进行通信的系统1176的图。在至少一个实施例中，系统1176可以包括但不限于一个或更多个服务器1178、一个或更多个网络1190以及任何数量和类型的车辆，包括车辆1100。一个或更多个服务器1178可以包括但不限于，多个GPU1184(A)-1184(H)(在本文中统称为GPU1184)、PCIe交换机1182(A)-1182(D)(在本文中统称为PCIe交换机1182)，和/或CPU1180(A)-1180(B)(在本文中统称为CPU1180)。GPU1184、CPU1180和PCIe交换机1182可以与高速连接线互连，例如但不限于，由NVIDIA开发的NVLink接口1188和/或PCIe连接1186。在至少一个实施例中，GPU1184通过NVLink和/或NVSwitchSoC连接，GPU1184和PCIe交换机1182通过PCIe互连连接。在至少一个实施例中，尽管示出了八个GPU1184、两个CPU1180和四个PCIe交换机1182，但这并不旨在进行限制。在至少一个实施例中，一个或更多个服务器1178中的每一个可以包括但不限于任意数量的GPU1184、CPU1180和/或PCIe交换机1182的任何组合。例如，在至少一个实施例中，一个或更多个服务器1178可各自包括八个、十六个、三十二个和/或更多个GPU1184。在至少一个实施例中，一个或更多个服务器1178可以通过一个或更多个网络1190并从车辆接收表示图像的图像数据，该图像示出了意外的或改变的道路状况，例如最近开始的道路工程。在至少一个实施例中，一个或更多个服务器1178可以通过一个或更多个网络1190并且向车辆传输经更新的神经网络1192，和/或地图信息1194，包括但不限于关于交通和道路状况的信息。在至少一个实施例中，对地图信息1194的更新可以包括但不限于对HD地图1122的更新，例如关于建筑工地、坑洼、便道、洪水和/或其他障碍物的信息。在至少一个实施例中，神经网络1192，经更新的神经网络1192，和/或地图信息1194可能是由从上下文中的任何数量的车辆接收的数据中表示的新训练和/或经验产生的，和/或至少基于在数据中心执行的训练(例如，使用一个或更多个服务器1178和/或其他服务器)。在至少一个实施例中，一个或更多个服务器1178可以用于至少部分地基于训练数据来训练机器学习模型(例如，神经网络)。训练数据可以由车辆产生，和/或可以在模拟中产生(例如，使用游戏引擎)。在至少一个实施例中，标记任何数量的训练数据(例如，在相关的神经网络受益于监督学习的情况下)和/或经历其他预处理。在至少一个实施例中，没有对任何数量的训练数据进行标记和/或预处理(例如，在相关联的神经网络不需要监督学习的情况下)。在至少一个实施例中，一旦机器学习模型被训练，机器学习模型就可以被车辆使用(例如，通过一个或更多个网络1190传输到车辆，和/或机器学习模型可以被一个或更多个服务器1178使用以远程监控车辆。在至少一个实施例中，一个或更多个服务器1178可以从车辆接收数据并且将数据应用程序于最新的实时神经网络以用于实时智能推理。在至少一个实施例中，一个或更多个服务器1178可以包括由一个或更多个GPU1184供电的深度学习超级计算机和/或专用AI计算机，例如由NVIDIA开发的DGX和DGXStation机器。然而，在至少一个实施例中，一个或更多个服务器1178可以包括使用CPU供电的数据中心的深度学习基础设施。在至少一个实施例中，一个或更多个服务器1178的深度学习基础结构可能能够进行快速、实时的推理，并且可以使用该能力来评估和验证车辆1100中处理器、软件和/或相关硬件的健康。例如，在至少一个实施例中，深度学习基础设施可以从车辆1100接收周期性更新，例如车辆1100在该图像序列中所定位的图像序列和/或对象(例如，通过计算机视觉和/或其他机器学习对象分类技术)。在至少一个实施例中，深度学习基础设施可以运行其自己的神经网络以识别对象并将它们与车辆1100所识别的对象进行比较，并且，如果结果不匹配和深度学习基础设施断定车辆1100中的AI正在发生故障，则一个或更多个服务器1178可以将信号发送到车辆1100，以指示车辆1100的故障安全计算机采取控制、通知乘客并完成安全停车操作。在至少一个实施例中，一个或更多个服务器1178可以包括一个或更多个GPU1184和一个或更多个可编程推理加速器(例如NVIDIA的TensorRT3)。在至少一个实施例中，GPU驱动的服务器和推理加速的组合可以使实时响应成为可能。在至少一个实施例中，例如在性能不太关键的情况下，可以将由CPU、FPGA和其他处理器驱动的服务器用于推理。在至少一个实施例中，硬件结构815用于执行一个或更多个实施例。本文结合图8A和/或图8B提供关于硬件结构815的细节。计算机系统图12是示出根据至少一个实施例示例性计算机系统的框图，该示例性计算机系统可以是具有互连的设备和组件的系统，形成有处理器的片上系统(SOC)或它们的某种组合1200，该处理器可以包括执行单元以执行指令。在至少一个实施例中，根据本公开，例如本文所述的实施例，计算机系统1200可以包括但不限于组件，例如处理器1202，其执行单元包括逻辑以执行用于过程数据的算法。在至少一个实施例中，计算机系统1200可以包括处理器，例如可从加利福尼亚圣塔克拉拉的英特尔公司(IntelCorporationofSantaClara,California)获得的处理器家族、XeonTM、XScaleTM和/或StrongARMTM，CoreTM或NervanaTM微处理器，尽管也可以使用其他系统(包括具有其他微处理器的PC、工程工作站、机顶盒等)。在至少一个实施例中，计算机系统1200可以执行可从华盛顿州雷蒙德市的微软公司(MicrosoftCorporationofRedmond,Wash.)获得的WINDOWS操作系统版本，尽管其他操作系统(例如UNIX和Linux)、嵌入式软件和/或图形用户界面也可以使用。实施例可以用在其他设备中，例如手持设备和嵌入式应用程序。手持设备的一些示例包括蜂窝电话、互联网协议(InternetProtocol)设备、数码相机、个人数字助理(“PDA”)和手持PC。在至少一个实施例中，嵌入式应用程序可以包括微控制器、数字信号处理器(“DSP”)、片上系统、网络计算机(“NetPC”)、机顶盒、网络集线器、广域网(“WAN”)交换机，或根据至少一个实施例可以执行一个或更多个指令的任何其他系统。在至少一个实施例中，计算机系统1200可包括但不限于处理器1202，该处理器1202可包括但不限于一个或更多个执行单元1208，以根据本文描述的技术执行机器学习模型训练和/或推理。在至少一个实施例中，系统1200是单处理器台式机或服务器系统，但是在另一实施例中，计算机系统1200可以是多处理器系统。在至少一个实施例中，处理器1202可以包括但不限于复杂指令集计算机(“CISC”)微处理器、精简指令集计算(“RISC”)微处理器、超长指令字(“VLIW”)微处理器、实现指令集组合的处理器，或任何其他处理器设备，例如数字信号处理器。在至少一个实施例中，处理器1202可以耦合到处理器总线1210，该处理器总线1210可以在处理器1202与计算机系统1200中的其他组件之间传输数据信号。在至少一个实施例中，处理器1202可以包括但不限于1级(“L1”)内部高速缓存存储器(“cache”)1204。在至少一个实施例中，处理器1202可以具有单个内部高速缓存或多级内部缓存。在至少一个实施例中，高速缓存存储器可以驻留在处理器1202的外部。根据特定的实现和需求，其他实施例也可以包括内部和外部高速缓存的组合。在至少一个实施例中，寄存器文件1206可以在各种寄存器中存储不同类型的数据，包括但不限于整数寄存器、浮点寄存器、状态寄存器和指令指针寄存器。在至少一个实施例中，包括但不限于执行整数和浮点运算的逻辑的执行单元1208，其也位于处理器1202中。处理器1202还可以包括微码(“ucode”)只读存储器(“ROM”)，用于存储某些宏指令的微代码。在至少一个实施例中，执行单元1208可以包括用于处理封装指令集1209的逻辑。在至少一个实施例中，通过将封装指令集1209包括在通用处理器1202的指令集中，以及要执行指令的相关电路，可以使用通用处理器1202中的封装数据来执行许多多媒体应用程序使用的操作。在一个或更多个实施例中，可以通过使用处理器的数据总线的全宽度来在封装的数据上执行操作来加速和更有效地执行许多多媒体应用程序，这可能不需要在该处理器的数据总线上传输较小的数据单元来一次执行一个数据元素的一个或更多个操作。在至少一个实施例中，执行单元1208也可以用在微控制器、嵌入式处理器、图形设备、DSP和其他类型的逻辑电路中。在至少一个实施例中，计算机系统1200可以包括但不限于存储器1220。在至少一个实施例中，存储器1220可以被实现为动态随机存取存储器(“DRAM”)设备、静态随机存取存储器(“SRAM”)设备、闪存设备或其他存储设备。存储器1220可以存储由处理器1202可以执行的由数据信号表示的指令1219和/或数据1221。在至少一个实施例中，系统逻辑芯片可以耦合到处理器总线1210和存储器1220。在至少一个实施例中，系统逻辑芯片可以包括但不限于存储器控制器集线器(“MCH”)1216，并且处理器1202可以经由处理器总线1210与MCH1216通信。在至少一个实施例中，MCH1216可以提供到存储器1220的高带宽存储器路径1218以用于指令和数据存储以及用于图形命令、数据和纹理的存储。在至少一个实施例中，MCH1216可以在处理器1202、存储器1220和计算机系统1200中的其他组件之间启动数据信号，并且在处理器总线1210、存储器1220和系统I/O1222之间桥接数据信号。在至少一个实施例中，系统逻辑芯片可以提供用于耦合到图形控制器的图形端口。在至少一个实施例中，MCH1216可以通过高带宽存储器路径1218耦合到存储器1220，并且图形/视频卡1212可以通过加速图形端口(AcceleratedGraphicsPort)(“AGP”)互连1214耦合到MCH1216。在至少一个实施例中，计算机系统1200可以使用系统I/O1222，其为专有集线器接口总线来将MCH1216耦合到I/O控制器集线器(“ICH”)1230。在至少一个实施例中，ICH1230可以通过本地I/O总线提供与某些I/O设备的直接连接。在至少一个实施例中，本地I/O总线可以包括但不限于用于将外围设备连接到存储器1220、芯片组和处理器1202的高速I/O总线。示例可以包括但不限于音频控制器1229、固件集线器(“FlashBIOS”)1228、无线收发器1226、数据存储1224、包含用户输入和键盘接口的传统I/O控制器1223、串行扩展端口1227(例如通用串行总线(USB))和网络控制器1234。数据存储1224可以包括硬盘驱动器、软盘驱动器、CD-ROM设备、闪存设备或其他大容量存储设备。在至少一个实施例中，图12示出了包括互连的硬件设备或“芯片”的系统，而在其他实施例中，图12可以示出示例片上系统SoC。在至少一个实施例中，图12中示出的设备可以与专有互连、标准化互连(例如，PCIe)或其某种组合互连。在至少一个实施例中，系统1200的一个或更多个组件使用计算快速链路(CXL)互连来互连。推理和/或训练逻辑815用于执行与一个或更多个实施例相关的推理和/或训练操作。本文结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815可以在图12的系统中使用，用于至少部分地基于使用神经网络训练操作、神经网络函数和/或架构或本文所述的神经网络用例计算的权重参数来推理或预测操作。在至少一个实施例中，处理器1202包括一个或更多个电路，用于使用一个或更多个神经网络至少部分地基于对象的多个图像来生成对象的三维(3D)模型。图13是示出根据至少一个实施例的用于利用处理器1310的电子设备1300的框图。在至少一个实施例中，电子设备1300可以是，例如但不限于，笔记本电脑、塔式服务器、机架服务器、刀片服务器、膝上型计算机、台式机、平板电脑、移动设备、电话、嵌入式计算机或任何其他合适的电子设备。在至少一个实施例中，系统1300可以包括但不限于通信地耦合到任何合适数量或种类的组件、外围设备、模块或设备的处理器1310。在至少一个实施例中，处理器1310使用总线或接口耦合，诸如I2C总线、系统管理总线(“SMBus”)、低引脚数(LPC)总线、串行外围接口(“SPI”)、高清音频(“HDA”)总线、串行高级技术附件(“SATA”)总线、通用串行总线(“USB”)(版本1、2、3)或通用异步接收器/发送器(“UART”)总线。在至少一个实施例中，图13示出了系统，该系统包括互连的硬件设备或“芯片”，而在其他实施例中，图13可以示出示例性片上系统(“SoC”)。在至少一个实施例中，图13中所示的设备可以与专有互连线、标准化互连(例如，PCIe)或其某种组合互连。在至少一个实施例中，图13的一个或更多个组件使用计算快速链路(CXL)互连线来互连。在至少一个实施例中，图13可以包括显示器1324、触摸屏1325、触摸板1330、近场通信单元(“NFC”)1345、传感器集线器1340、热传感器1346、快速芯片组(“EC”)1335、可信平台模块(“TPM”)1338、BIOS/固件/闪存(“BIOS，FWFlash”)1322、DSP1360、驱动器(“SSD或HDD”)1320(例如固态磁盘(“SSD”)或硬盘驱动器(“HDD”))、无线局域网单元(“WLAN”)1350、蓝牙单元1352、无线广域网单元(“WWAN”)1356、全球定位系统(GPS)1355、相机(“USB3.0相机”)1354(例如USB3.0相机)或以例如LPDDR3标准实现的低功耗双倍数据速率(“LPDDR”)存储器单元(“LPDDR3”)1315。这些组件可以各自以任何合适的方式实现。在至少一个实施例中，其他组件可以通过上文讨论的组件通信地耦合到处理器1310。在至少一个实施例中，加速度计1341、上下文光传感器(“ALS”)1342、罗盘1343和陀螺仪1344可以可通信地耦合到传感器集线器1340。在至少一个实施例中，热传感器1339、风扇1337、键盘1346和触摸板1330可以通信地耦合到EC1335。在至少一个实施例中，扬声器1363、耳机1364和麦克风(“mic”)1365可以通信地耦合到音频单元(“音频编解码器和D类放大器”)1364，其又可以通信地耦合到DSP1360。在至少一个实施例中，音频单元1364可以包括例如但不限于音频编码器/解码器(“编解码器”)和D类放大器。在至少一个实施例中，SIM卡(“SIM”)1357可以通信地耦合到WWAN单元1356。在至少一个实施例中，组件(诸如WLAN单元1350和蓝牙单元1352以及WWAN单元1356)可以被实现为下一代形式因素(NGFF)。推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815可以在系统图13中使用，用于至少部分地基于使用神经网络训练操作、神经网络函数和/或架构或本文所述的神经网络用例计算的权重参数来推理或预测操作。在至少一个实施例中，处理器1310包括一个或更多个电路，用于使用一个或更多个神经网络至少部分地基于对象的多个图像来生成对象的三维(3D)模型。图14示出了根据至少一个实施例的计算机系统1400。在至少一个实施例中，计算机系统1400配置为实现贯穿本公开描述的各种过程和方法。在至少一个实施例中，计算机系统1400包括但不限于至少一个中央处理单元(“CPU”)1402，该中央处理单元(“CPU”)1402连接到使用任何合适协议实现的通信总线1410，诸如PCI(“外围设备互联”)、外围组件互连Express(“PCI-Express”)、AGP(“加速图形端口”)、超传输或任何其他总线或点对点通信协议。在至少一个实施例中，计算机系统1400包括但不限于主存储器1404和控制逻辑(例如，实现为硬件、软件或其组合)，并且数据可以采取随机存取存储器(“RAM”)的形式存储在主存储器1404中。在至少一个实施例中，网络接口子系统(“网络接口”)1422提供到其他计算设备和网络的接口，用于从计算机系统1400接收数据并将数据传输到其他系统。在至少一个实施例中，计算机系统1400在至少一个实施例中包括但不限于输入设备1408、并行处理系统1412和显示设备1406，它们可以使用常规的阴极视线管(“CRT”)、液晶显示器(“LCD”)、发光二极管(“LED”)、等离子显示器或其他合适的显示技术实现。在至少一个实施例中，从输入设备1408(诸如键盘、鼠标、触摸板、麦克风等)接收用户输入。在至少一个实施例中，前述模块中的每一个可以位于单个半导体平台上以形成处理系统。推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815可以在系统图14中使用，以至少部分地基于使用神经网络训练操作、神经网络功能和/或架构或本文所述的神经网络用例计算出的权重参数来进行推理或预测操作。在至少一个实施例中，计算机系统1400包括一个或更多个处理器，用于使用一个或更多个神经网络至少部分地基于对象的多个图像来生成对象的三维(3D)模型。图15示出了根据至少一个实施例的计算机系统1500。在至少一个实施例中，计算机系统1500包括但不限于计算机1510和USB盘1520。在至少一个实施例中，计算机1510可以包括但不限于任何数量和类型的处理器(未示出)和存储器(未示出)。在至少一个实施例中，计算机1510包括但不限于服务器、云实例、膝上型计算机和台式计算机。在至少一个实施例中，USB盘1520包括但不限于处理单元1530、USB接口1540和USB接口逻辑1550。在至少一个实施例中，处理单元1530可以是任何指令执行系统、装置或能够执行指令的设备。在至少一个实施例中，处理单元1530可以包括但不限于任何数量和类型的处理核心(未示出)。在至少一个实施例中，处理核心1530包括专用集成电路(“ASIC”)，该专用集成电路被优化为执行与机器学习相关联的任何数量和类型的操作。例如，在至少一个实施例中，处理核心1530是张量处理单元(“TPC”)，其被优化以执行机器学习推理操作。在至少一个实施例中，处理核心1530是视觉处理单元(“VPU”)，其被优化以执行机器视觉和机器学习推理操作。在至少一个实施例中，USB接口1540可以是任何类型的USB连接器或USB插座。例如，在至少一个实施例中，USB接口1540是用于数据和电源的USB3.0Type-C插座。在至少一个实施例中，USB接口1540是USB3.0Type-A连接器。在至少一个实施例中，USB接口逻辑1550可以包括使处理单元1530能够经由USB连接器1540与设备(例如计算机1510)相连接的任何数量和类型的逻辑。推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815可以在系统图15中使用，至少部分地基于使用神经网络训练操作计算出的权重参数、神经网络函数和/或架构或本文所述的神经网络用例来推理或预测操作。在至少一个实施例中，计算机1510包括一个或更多个处理器，用于使用一个或更多个神经网络来至少部分地基于对象的多个图像生成对象的三维(3D)模型。图16A示出了示例性架构，其中多个GPU1610-1613通过高速链路1640-1643(例如，总线/点对点互连等)通信地耦合到多个多核心处理器1605-1606。在一个实施例中，高速链路1640-1643支持4GB/s、30GB/s、80GB/s或更高的通信吞吐量。可以使用各种互连协议，包括但不限于PCIe4.0或5.0以及NVLink2.0。此外，在一个实施例中，两个或更多个GPU1610-1613通过高速链路1629-1630互连，该高速链路可以使用与用于高速链路1640-1643的协议/链路相同或不同的协议/链路来实现。类似地，两个或更多个多核心处理器1605-1606可以通过高速链路1628连接，该高速链路可以是以20GB/s、30GB/s、120GB/s或更高的速度运行的对称多处理器(SMP)总线。可替代地，可以使用相同的协议/链路(例如，通过公共互连结构)来完成图16A中所示的各种系统组件之间的所有通信。在一个实施例中，每个多核心处理器1605-1606分别经由存储器互连1626-1627通信地耦合到处理器存储器1601-1602，并且每个GPU1610-1613分别通过GPU存储器互连1650-1653通信地耦合到GPU存储器1620-1623。存储器互连1626-1627和1650-1653可以利用相同或不同的存储器访问技术。作为示例而非限制，处理器存储器1601-1602和GPU存储器1620-1623可以是易失性存储器，诸如动态随机存取存储器(DRAM)(包括堆叠的DRAM)、图形DDRSDRAM(GDDR)(例如GDDR5、GDDR6)，或高带宽存储器(HBM)，和/或可以是非易失性存储器，例如3DXPoint或Nano-Ram。在一个实施例中，处理器存储器1601-1602的某些部分可以是易失性存储器，而另一部分可以是非易失性存储器(例如，使用两级存储器(2LM)层次结构)。如本文所述，尽管各种处理器1605-1606和GPU1610-1613可以分别物理地耦合到特定存储器1601-1602、1620-1623，可以实现统一存储器架构，其中同一虚拟系统地址空间(也称为“有效地址”空间)分布在各个物理存储器之间。例如，处理器存储器1601-1602可以各自包含64GB的系统存储器地址空间，并且GPU存储器1620-1623可以各自包含32GB的系统存储器地址空间(在这个示例中导致总计256GB的可寻址存储器大小)。图16B示出了根据一个示例性实施例的用于多核心处理器1607和图形加速模块1646之间互连的附加细节。图形加速模块1646可以包括集成在线路卡上的一个或更多个GPU芯片，该线路卡经由高速链路1640耦合到处理器1607。可选地，图形加速模块1646可以与处理器1607集成同一封装或芯片上。在至少一个实施例中，示出的处理器1607包括多个核心1660A-1660D，每个核心都具有转换后备缓冲区1661A-1661D和一个或更多个高速缓存1662A-1662D。在至少一个实施例中，核心1660A-1660D可以包括未示出的各种其他组件，用于执行指令和处理数据。高速缓存1662A-1662D可以包括级别1(L1)和级别2(L2)高速缓存。此外，一个或更多个共享高速缓存1656可以被包括在高速缓存1662A-1662D中，并且由各组核心1660A-1660D共享。例如，处理器1607的一个实施例包括24个核心，每个核心具有其自己的L1高速缓存，十二个共享的L2高速缓存，和十二个共享的L3高速缓存。在该实施例中，两个相邻核心共享一个或更多个L2和L3高速缓存。处理器1607和图形加速模块1646与系统存储器1614连接，该系统存储器1614可以包括图16A中的处理器存储器1601-1602。通过一致性总线1664经由核心间通信为存储在各个高速缓存1662A-1662D、1656和系统存储器1614中的数据和指令维护一致性。例如，每个高速缓存可以具有与其相关联的高速缓存一致性逻辑/电路，以响应于检测到对特定高速缓存行的读取或写入通过一致性总线1664进行通信。在一个实现中，通过一致性总线1664实现高速缓存监听协议，以监听(snoop)高速缓存访问。在一个实施例中，代理电路1625将图形加速模块1646通信地耦合到一致性总线1664，从而允许图形加速模块1646作为核心1660A-1660D的对等方参与高速缓存一致性协议。特别地，接口1635通过高速链路1640提供到代理电路1625的连接，并且接口1637将图形加速模块1646连接到链路1640(例如，PCIe总线、NVLink等)。在一个实现中，加速器集成电路1636代表图形加速模块1646的多个图形处理引擎1631、1632、N提供高速缓存管理、存储器访问、上下文管理和中断管理服务。图形处理引擎1631、1632、N可各自包括单独的图形处理单元(GPU)。可选地，图形处理引擎1631、1632、N可以包括GPU内的不同类型的图形处理引擎，诸如图形执行单元、媒体处理引擎(例如，视频编码器/解码器)、采样器和blit引擎。在至少一个实施例中，图形加速模块1646可以是具有多个图形处理引擎1631-1632、N的GPU，或者图形处理引擎1631-1632、N可以是集成在通用封装、线路卡或芯片上的各个GPU。在一个实施例中，加速器集成电路1636包括存储器管理单元(MMU)1639，用于执行各种存储器管理功能，例如虚拟到物理存储器转换(也称为有效到真实存储器转换)，还包括用于访问系统存储器1614的存储器访问协议。MMU1639还可包括转换后备缓冲区(“TLB”)(未示出)，用于高速缓存虚拟/有效到物理/真实地址转换。在一个实现中，高速缓存1638可以存储命令和数据，用于图形处理引擎1631-1632、N高效地访问。在一个实施例中，将存储在高速缓存1638和图形存储器1633-1634、M中的数据与核心高速缓存1662A-1662D、1656和系统存储器1614保持一致。如前所述，可以经由代表高速缓存1638和图形存储器1633-1634、M的代理电路1625来完成该任务(例如，将与处理器高速缓存1662A-1662D、1656上的高速缓存行的修改/访问有关的更新发送到高速缓存1638，并从高速缓存1638接收更新)。一组寄存器1645存储由图形处理引擎1631-1632、N执行的线程的上下文数据，并且上下文管理电路1648管理线程上下文。例如，上下文管理电路1648可以执行保存和恢复操作，以在上下文切换期间保存和恢复各个线程的上下文(例如，其中保存第一线程并且存储第二线程，以便可以由图形处理引擎执行第二线程)。例如，上下文管理电路1648在上下文切换时，可以将当前寄存器值存储到存储器中的(例如，由上下文指针标识的)指定区域。然后，当返回上下文时可以恢复寄存器值。在一个实施例中，中断管理电路1647接收并处理从系统设备接收的中断。在一个实现方式中，MMU1639将来自图形处理引擎1631的虚拟/有效地址转换为系统存储器1614中的真实/物理地址。加速器集成电路1636的一个实施例支持多个(例如，4、8、16)图形加速器模块1646和/或其他加速器设备。图形加速器模块1646可以专用于在处理器1607上执行的单个应用程序，或者可以在多个应用程序之间共享。在一个实施例中，呈现了虚拟化的图形执行上下文，其中图形处理引擎1631-1632、N的资源与多个应用程序或虚拟机(VM)共享。在至少一个实施例中，可以基于处理要求和与VM和/或应用程序相关联的优先级，将资源细分为“切片”，其被分配给不同的VM和/或应用程序。在至少一个实施例中，加速器集成电路1636作为图形加速模块1646的系统的桥来执行，并提供地址转换和系统存储器高速缓存服务。另外，加速器集成电路1636可以为主机处理器提供虚拟化设施，以管理图形处理引擎1631-1632的虚拟化、中断和存储器管理。在至少一个实施例中，由于图形处理引擎1631-1632、N的硬件资源被明确地映射到主机处理器1607看到的真实地址空间，因此任何主机处理器都可以使用有效地址值直接寻址这些资源。在一个实施例中，加速器集成电路1636的一个功能是物理分离图形处理引擎1631-1632、N，使得它们在系统看来为独立的单元。在至少一个实施例中，一个或更多个图形存储器1633-1634、M分别耦合到每个图形处理引擎1631-1632、N。图形存储器1633-1634、M存储指令和数据，所述指令和数据由每个图形处理引擎1631-1632、N处理。图形存储器1633-1634、M可以是易失性存储器，例如DRAM(包括堆叠的DRAM)、GDDR存储器(例如，GDDR5，GDDR6)或HBM，和/或可以是非易失性存储器，例如3DXPoint或Nano-Ram。在一个实施例中，为了减少链路1640上的数据流量，使用偏置技术以确保存储在图形存储器1633-1634、M中的数据是图形处理引擎1631-1632、N最常使用的，并且最好核心1660A-1660D不使用(至少不经常使用)的数据。类似地，偏置机制试图将核心(并且优选地不是图形处理引擎1631-1632、N)需要的数据保持在高速缓存1662A-1662D、1656的核心和系统存储器1614中。图16C示出了另一个示例性实施例，其中加速器集成电路1636被集成在处理器1607内。在该实施例中，图形处理引擎1631-1632经由接口1637和接口1635(同样可以利用任何形式的总线或接口协议)通过高速链路1640直接与加速器集成电路1636通信。加速器集成电路1636可以执行与关于图16B描述的操作相同的操作。但是由于它紧密靠近一致性总线1664和高速缓存1662A-1662D、1656，可能具有更高的吞吐量。一个实施例支持不同的编程模型，包括专用进程编程模型(无图形加速模块虚拟化)和共享编程模型(具有虚拟化)，所述编程模型可以包括由加速器集成电路1636控制的编程模型和由图形加速模块1646控制的编程模型。在至少一个实施例中，图形处理引擎1631-1632、N专用于单个操作系统下的单个应用程序或进程。在至少一个实施例中，单个应用程序可以将其他应用程序请求汇聚(funnel)到图形处理引擎1631-1632、N，从而在VM/分区内提供虚拟化。在至少一个实施例中，图形处理引擎1631-1632、N可以被多个VM/应用程序分区共享。在至少一个实施例中，共享模型可以使用系统管理程序来虚拟化图形处理引擎1631-1632、N，以允许每个操作系统进行访问。对于没有管理程序的单分区系统，操作系统拥有图形处理引擎1631-1632、N。在至少一个实施例中，操作系统可以虚拟化图形处理引擎1631-1632、N，以提供对每个进程或应用程序的访问。在至少一个实施例中，图形加速模块1646或个体图形处理引擎1631-1632、N使用进程句柄来选择进程元素。在一个实施例中，进程元素被存储在系统存储器1614中，并且可使用本文所述的有效地址到真实地址转换技术来寻址。在至少一个实施例中，进程句柄可以是特定于实现方式的值，其在向图形处理引擎1631-1632、N注册其上下文时提供给主机进程(即，调用系统软件以将进程元素添加到进程元素链接列表)。在至少一个实施例中，进程句柄的较低16位可以是进程元素在进程元素链接列表中的偏移量。图16D示出了示例性加速器集成切片1690。如本文使用的，“切片”包括加速器集成电路1636的处理资源的指定部分。应用程序是系统存储器1614中的有效地址空间1682，其存储进程元素1683。在一个实施例中，响应于来自在处理器1607上执行的应用程序1680的GPU调用1681，存储进程元素1683。进程元素1683包含相应的应用程序1680的进程状态。包含在进程元素1683中的工作描述符(WD)1684可以是由应用程序请求的单个作业，或者可以包含指向作业队列的指针。在至少一个实施例中，WD1684是指向应用程序的地址空间1682中的作业请求队列的指针。图形加速模块1646和/或各个图形处理引擎1631-1632、N可以由系统中所有进程或进程子集共享。在至少一个实施例中，可以包括用于设置进程状态并将WD1684发送到图形加速模块1646以在虚拟化上下文中开始作业的基础设施。在至少一个实施例中，专用进程编程模型是特定于实现方式的。在该模型中，单个进程拥有图形加速模块1646或个体图形处理引擎1631。因为图形加速模块1646由单个进程拥有，管理程序初始化用于所拥有的分区的加速器集成电路，当指派了图形加速模块1646时，操作系统初始化用于所拥有的进程的加速器集成电路1636。在操作中，加速器集成切片1690中的WD获取单元1691获取下一个WD1684，其包括要由图形加速模块1646的一个或更多个图形处理引擎完成的工作的指示。来自WD1684的数据可以存储在寄存器1645中，并由MMU1639、中断管理电路1647和/或上下文管理电路1648使用，如图所示。例如，MMU1639的一个实施例包括用于访问OS虚拟地址空间1685内的段/页表1686的段/页漫游电路。中断管理电路1647可以处理从图形加速模块1646接收的中断事件1692。当执行图形操作时，由图形处理引擎1631-1632、N生成的有效地址1693被MMU1639转换为真实地址。在一个实施例中，为每个图形处理引擎1631-1632、N和/或图形加速模块1646相同的一组复制寄存器1645，并且所述寄存器1645可以由管理程序或操作系统初始化。这些复制的寄存器中的每一个可以被包括在加速器集成切片1690中。可以由管理程序初始化的示例性寄存器在表1中示出。表1–管理程序初始化的寄存器表2中示出了可由操作系统初始化的示例性寄存器。表2–操作系统初始化的寄存器1进程和线程标识2有效地址(EA)上下文保存/恢复指针3虚拟地址(VA)加速器利用率记录指针4虚拟地址(VA)存储段表指针5权限屏蔽6工作描述符在一个实施例中，每个WD1684特定于特定的图形加速模块1646和/或图形处理引擎1631-1632、N。它包含图形处理引擎1631-1632、N完成工作所需的所有信息，或者它可以是指向存储器位置的指针，在该存储器位置应用程序已经设置了要完成的工作的命令队列。图16E示出了共享模型的一个示例性实施例的附加细节。该实施例包括管理程序真实地址空间1698，其中存储了进程元素列表1699。可经由管理程序1696来访问管理程序实地址空间1698，所述管理程序1696虚拟化用于操作系统1695的图形加速模块引擎。在至少一个实施例中，共享编程模型允许来自系统中全部分区或分区子集的全部进程或进程子集使用图形加速模块1646。存在两种编程模型，其中图形加速模块1646由多个进程和分区共享：时间切片共享和图形定向共享。在该模型中，系统管理程序1696拥有图形加速模块1646，并使其功能可用于所有操作系统1695。对于图形加速模块1646通过系统管理程序1696支持虚拟化，图形加速模块1646可以遵守如下：(1)应用程序的作业请求必须是自主的(即，不需要在作业之间保持状态)，或者图形加速模块1646必须提供上下文保存和恢复机制。(2)图形加速模块1646保证应用程序的作业请求在指定的时间量内完成，包括任何转换错误，或者图形加速模块1646提供了抢占作业处理的能力。(3)在有向共享编程模型中进行操作时，必须确保图形加速模块1646进程之间的公平性。在至少一个实施例中，需要应用程序1680使用图形加速模块1646类型、工作描述符(WD)、权限屏蔽寄存器(AMR)值和上下文保存/恢复区域指针(CSRP)进行操作系统1695系统调用。在至少一个实施例中，图形加速模块1646类型描述了用于系统调用的目标加速函数。在至少一个实施例中，图形加速模块1646类型可以是系统特定的值。在至少一个实施例中，WD是专门为图形加速模块1646格式化的，并且可以采用图形加速模块1646命令、指向用户定义的结构的有效地址指针、指向命令队列的有效地址指针的形式，或描述要由图形加速模块1646完成的工作的任何其他数据结构。在一个实施例中，AMR值是用于当前进程的AMR状态。在至少一个实施例中，传递给操作系统的值与设置AMR的应用程序类似。如果加速器集成电路1636和图形加速模块1646的实现不支持用户权限屏蔽覆写寄存器(UAMOR)，则在管理程序调用中传递AMR之前，操作系统可以将当前UAMOR值应用于AMR值。管理程序1696可以在将AMR放入进程元素1683中之前选择性地应用当前权限屏蔽覆写寄存器(AMOR)值。在至少一个实施例中，CSRP是寄存器1645中的一个，所述寄存器包含应用程序的地址空间1682中的区域的有效地址，供图形加速模块1646保存和恢复上下文状态。如果不需要在作业之间保存状态或者当作业被抢占时，则该指针是可选的。在至少一个实施例中，上下文保存/恢复区域可以是固定的系统存储器。在接收到系统调用时，操作系统1695可以验证应用程序1680已经注册并且被授予使用图形加速模块1646的权限。然后，操作系统1695使用表3中所示的信息来调用管理程序1696。表3–操作系统到管理程序的调用参数1工作描述符(WD)2权限屏蔽寄存器(AMR)值(可能被屏蔽)3有效地址(EA)上下文保存/恢复区域指针(CSRP)4进程ID(PID)和可选线程ID(TID)5虚拟地址(VA)加速器利用率记录指针(AURP)6存储段表指针的虚拟地址(SSTP)7逻辑中断服务号(LISN)在接收到管理程序调用时，管理程序1696验证操作系统1695已注册并被授予使用图形加速模块1646的权限。然后，管理程序1696将进程元素1683放入相应的图形加速模块1646类型的进程元素链接列表中。进程元素可以包括表4中所示的信息。表4–进程元素信息1工作描述符(WD)2权限屏蔽寄存器(AMR)值(可能被屏蔽)3有效地址(EA)上下文保存/恢复区域指针(CSRP)4进程ID(PID)和可选线程ID(TID)5虚拟地址(VA)加速器利用率记录指针(AURP)6存储段表指针的虚拟地址(SSTP)7逻辑中断服务号(LISN)8从管理程序调用参数派生的中断向量表9状态寄存器(SR)值10逻辑分区ID(LPID)11真实地址(RA)管理程序加速器利用率记录指针12存储描述符寄存器(SDR)在至少一个实施例中，管理程序初始化多个加速器集成切片1690寄存器1645。如图16F所示，在至少一个实施例中，使用统一存储器，所述统一存储器可经由用于访问物理处理器存储器1601-1602和GPU存储器1620-1623的公共虚拟存储器地址空间来寻址。在该实现方式中，在GPU1610-1613上执行的操作利用相同的虚拟/有效存储器地址空间来访问处理器存储器1601-1602，反之亦然，从而简化了可编程性。在一个实施例中，虚拟/有效地址空间的第一部分被分配给处理器存储器1601，第二部分被分配给第二处理器存储器1602，第三部分被分配给GPU存储器1620，以此类推。在至少一个实施例中，整个虚拟/有效存储器空间(有时称为有效地址空间)由此分布在处理器存储器1601-1602和GPU存储器1620-1623的每一个中，从而允许任何处理器或GPU采用映射到任何物理存储器的虚拟地址访问该存储器。在一个实施例中，一个或更多个MMU1639A-1639E内的偏置/一致性管理电路1694A-1694E确保一个或更多个主机处理器(例如，1605)与GPU1610-1613的高速缓存之间的高速缓存一致性，并实现指示应在其中存储某些类型的数据的物理存储器的偏置技术。虽然在图16F中示出了偏置/一致性管理电路1694A-1694E的多个实例，但可以在一个或更多个主机处理器1605的MMU内和/或在加速器集成电路1636内实现偏置/一致性电路。一个实施例允许将GPU附加存储器1620-1623映射为系统存储器的一部分，并使用共享虚拟存储器(SVM)技术进行访问，但不会遭受与完整系统高速缓存一致性相关的性能缺陷。在至少一个实施例中，将GPU附加存储器1620-1623作为系统存储器来访问而无需繁重的高速缓存一致性开销的能力为GPU卸载提供了有利的操作上下文。该布置允许主机处理器1605的软件设置操作数并访问计算结果，而没有传统的I/ODMA数据拷贝的开销。这样的传统拷贝包括驱动程序调用、中断和存储器映射I/O(MMIO)访问，相对于简单的存储器访问而言，这些访问效率均较低。在至少一个实施例中，在没有高速缓存一致性开销的情况下访问GPU附加存储器1620-1623的能力对于卸载的计算的执行时间可能是关键的。例如，在具有大量流式写入存储器流量的情况下，高速缓存一致性开销可以显著降低GPU1610-1613所看到的有效写入带宽。在至少一个实施例中，操作数设置的效率、结果访问的效率和GPU计算的效率可能会在确定GPU卸载的有效性方面发挥作用。在至少一个实施例中，GPU偏置和主机处理器偏置的选择由偏置跟踪器数据结构驱动。例如，可以使用偏置表，所述偏置表可以是页面粒度结构(例如，以存储器页面的粒度来控制)，该页面粒度结构包括每个GPU附加的存储器页面1或2位。在至少一个实施例中，在GPU1610-1613中具有或不具有偏置高速缓存(例如，用于高速缓存偏置表的频繁/最近使用的条目)的情况下，可以在一个或更多个GPU附加存储器1620-1623的被盗存储器范围中实现偏置表。可选地，可以在GPU内维护整个偏置表。在至少一个实施例中，在实际访问GPU存储器之前，访问与对GPU附加存储器1620-1623的每次访问相关联的偏置表条目，从而引起以下操作。首先，来自GPU1610-1613的在GPU偏置中找到其页面的本地请求被直接转发到对应的GPU存储器1620-1623。来自GPU的在主机偏置中找到其页面的本地请求被转发至处理器1605(例如，通过前文讨论的高速链路)。在一个实施例中，来自处理器1605的在主机处理器偏置中找到所请求页面的请求完成了与正常存储器读取类似的请求。替代地，可以将指向GPU偏置页面的请求转发到GPU1610-1613。在至少一个实施例中，如果GPU当前不使用页面，则GPU可随后将页面迁移到主机处理器偏置。在至少一个实施例中，页面的偏置状态可以通过基于软件的机制、基于硬件辅助的软件的机制、或者在有限的情况下通过纯粹基于硬件的机制来改变。一种用于改变偏置状态的机制采用API调用(例如OpenCL)，所述API调用随后调用GPU的设备驱动程序，所述设备驱动程序随后发送消息(或使命令描述符入队)到GPU，引导GPU改变偏置状态，并在某些迁移中在主机中执行高速缓存刷新操作。在至少一个实施例中，高速缓存刷新操作用于从主机处理器1605偏置到GPU偏置的迁移，但是不用于相反的迁移。在一个实施例中，高速缓存一致性是通过暂时渲染主机处理器1605无法高速缓存的GPU偏置页面来维护的。为了访问这些页面，处理器1605可以请求来自GPU1610的访问，GPU1610可以或可以不立即授予访问权限。因此，为了减少处理器1605和GPU1610之间的通信，确保GPU偏置页面是GPU所需的页面而不是主机处理器1605所需的页面是有益的，反之亦然。一个或更多个硬件结构815用于执行一个或更多个实施例。在本文中结合图8A和/或图8B提供关于一个或更多个硬件结构815的细节。图17示出了根据本文所述的各个实施例的示例性集成电路和相关联的图形处理器，其可以使用一个或更多个IP核心来制造。除了图示之外，在至少一个实施例中可以包括其他逻辑和电路，包括附加的图形处理器/核心、外围接口控制器或通用处理器核心。图17是示出根据至少一个实施例的可使用一个或更多个IP核心制造的芯片集成电路1700上的示例性系统的框图。在至少一个实施例中，集成电路1700包括一个或更多个应用程序处理器1705(例如，CPU)、至少一个图形处理器1710，并且可以另外包括图像处理器1715和/或视频处理器1720，其中任意一个可能是模块化IP核心。在至少一个实施例中，集成电路1700包括外围或总线逻辑，其包括USB控制器1725、UART控制器1730、SPI/SDIO控制器1735和I22S/I22C控制器1740。在至少一个实施例中，集成电路1700可以包括显示设备1745耦合到高清多媒体接口(HDMI)控制器1750和移动工业处理器接口(MIPI)显示接口1755中的一个或更多个。在至少一个实施例中，存储可以由闪存子系统1760提供，包括闪存和闪存控制器。在至少一个实施例中，可以经由存储器控制器1765提供存储器接口以用于访问SDRAM或SRAM存储器设备。在至少一个实施例中，一些集成电路还包括嵌入式安全引擎1770。推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815可以在集成电路1700中用于至少部分地基于使用神经网络训练操作、神经网络功能和/或架构或本文描述的神经网络用例计算的权重参数来推理或预测操作。在至少一个实施例中，集成电路1700包括一个或更多个处理器，用于使用一个或更多个神经网络至少部分地基于对象的多个图像来生成对象的三维(3D)模型。图18A-18B示出了根据本文所述的各个实施例的示例性集成电路和相关联的图形处理器，其可以使用一个或更多个IP核心来制造。除了图示之外，在至少一个实施例中可以包括其他逻辑和电路，包括附加的图形处理器/核心、外围接口控制器或通用处理器核心。图18A-18B是示出根据本文描述的实施例的在SoC内使用的示例性图形处理器的框图。图18A示出了根据至少一个实施例的芯片集成电路上系统的示例性图形处理器1810，其可以使用一个或更多个IP核心来制造。图18B示出了根据至少一个实施例的芯片集成电路上系统的另外示例性图形处理器1840，其可以使用一个或更多个IP核心来制造。在至少一个实施例中，图18A的图形处理器1810是低功耗图形处理器核心。在至少一个实施例中，图18B的图形处理器1840是更高性能的图形处理器核心。在至少一个实施例中，每个图形处理器1810、1840可以是图17的图形处理器1710的变体。在至少一个实施例中，图形处理器1810包括顶点处理器1805和一个或更多个片段处理器1815A-1815N(例如1815A、1815B、1815C、1815D至1815N-1和1815N)。在至少一个实施例中，图形处理器1810可以经由单独的逻辑来执行不同的着色器程序，使得顶点处理器1805被优化以执行针对顶点着色器程序的操作，而一个或更多个片段处理器1815A-1815N执行片段(例如，像素)着色操作用于片段或像素或着色器程序。在至少一个实施例中，顶点处理器1805执行3D图形管线的顶点处理阶段并生成图元和顶点数据。在至少一个实施例中，一个或更多个片段处理器1815A-1815N使用由顶点处理器1805生成的图元和顶点数据来生成在显示设备上显示的帧缓冲区。在至少一个实施例中，一个或更多个片段处理器1815A-1815N被优化以执行如在OpenGLAPI中所提供的片段着色器程序，其可以用于执行与在Direct3DAPI中所提供的像素着色器程序类似的操作。在至少一个实施例中，图形处理器1810附加地包括一个或更多个存储器管理单元(MMU)1820A-1820B、一个或更多个高速缓存1825A-1825B和一个或更多个电路互连1830A-1830B。在至少一个实施例中，一个或更多个MMU1820A-1820B提供用于图形处理器1810的虚拟到物理地址的映射，包括用于顶点处理器1805和/或片段处理器1815A-1815N，其可以引用存储在存储器中的顶点或图像/纹理数据，除了存储在一个或更多个高速缓存1825A-1825B中的顶点或图像/纹理数据之外。在至少一个实施例中，一个或更多个MMU1820A-1820B可以与系统内的其他MMU同步，包括与图17的一个或更多个应用程序处理器1705、图像处理器1715和/或视频处理器1720相关联的一个或更多个MMU，使得每个处理器1705-1720可以参与共享或统一的虚拟存储器系统。在至少一个实施例中，一个或更多个电路互连1830A-1830B使图形处理器1810能够经由SoC的内部总线或经由直接连接与SoC内的其他IP核心相连接。在至少一个实施例中，图形处理器1840包括图18A中的图形处理器1810的一个或更多个MMU1820A-1820B，高速缓存1825A-1825B，和电路互连1830A-1830B。在至少一个实施例中，图形处理器1840包括一个1840包括一个或更多个着色器核心1855A-1855N(例如，1855A、1855B、1855C、1855D、1855E、1855F到1855N-1和1855N)，其提供了统一的着色器核心架构，其中单个核心或类型或核心可以执行所有类型的可编程着色器代码，包括用于实现顶点着色器、片段着色器和/或计算着色器的着色器程序代码。在至少一个实施例中，多个着色器核心可以变化。在至少一个实施例中，图形处理器1840包括核心间任务管理器1845，其充当线程分派器以将执行线程分派给一个或更多个着色器核心1855A-1855N和分块单元1858，以加速基于图块渲染的分块操作，其中在图像空间中细分了场景的渲染操作，例如，以利用场景内的局部空间一致性或优化内部缓存的使用。推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815可以在集成电路图18A和/或图18B中用于至少部分地基于使用神经网络训练操作、神经网络函数或架构，或本文所述的神经网络用例计算的权重参数来进行推理或预测操作。在至少一个实施例中，图形处理器1810包括一个或更多个处理器，例如顶点处理器1805或片段处理器1815，用于使用一个或更多个神经网络至少部分地基于对象的多个图像来生成对象的三维(3D)模型。图19A-19B示出了根据本文描述的实施例的附加示例性图形处理器逻辑。在至少一个实施例中，图19A示出了可以包括在图17的图形处理器1710内的图形核心1900，并且在至少一个实施例中，其可以是如图18B所示的统一着色器核心1855A-1855N。图19B示出了在至少一个实施例中的适用于在多芯片模块上部署的高度并行的通用图形处理单元1930。在至少一个实施例中，图形核心1900包括共享指令高速缓存1902、纹理单元1918和高速缓存/共享存储器1920，它们对于图形核心1900内的执行资源是通用的。在至少一个实施例中，图形核心1900可包括多个切片1901A-1901N或每个核心的分区，并且图形处理器可包括图形核心1900的多个实例。切片1901A-1901N可包括支持逻辑，所述逻辑包括本地指令高速缓存1904A-1904N、线程调度器1906A-1906N、线程分派器1908A-1908N和一组寄存器1910A-1910N。在至少一个实施例中，切片1901A-1901N可以包括一组附加功能单元(AFU1912A-1912N)、浮点单元(FPU1914A-1914N)、整数算术逻辑单元(ALU1916A-1916N)、地址计算单元(ACU1913A-1913N)、双精度浮点单元(DPFPU1915A-1915N)和矩阵处理单元(MPU1917A-1917N)。在至少一个实施例中，FPU1914A-1914N可以执行单精度(32位)和半精度(16位)浮点运算，而DPFPU1915A-1915N则执行双精度(64位)浮点运算点操作。在至少一个实施例中，ALU1916A-1916N可以以8位、16位和32位精度执行可变精度整数运算，并且可以配置为混合精度运算。在至少一个实施例中，MPU1917A-1917N还可被配置用于混合精度矩阵运算，包括半精度浮点运算和8位整数运算。在至少一个实施例中，MPU1917-1917N可以执行各种矩阵运算以加速机器学习应用程序框架，包括使得能够支持加速的通用矩阵到矩阵乘法(GEMM)。在至少一个实施例中，AFU1912A-1912N可以执行浮点数或整数单元不支持的附加逻辑运算，包括三角运算(例如，正弦，余弦等)。推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。这里结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815可以在图形核心1900中使用，用于至少部分地基于使用神经网络训练操作、神经网络函数和/或架构或本文所述的神经网络用例计算的权重参数来推理或预测操作。在至少一个实施例中，图形处理器1900包括一个或更多个电路，用于使用一个或更多个神经网络至少部分地基于对象的多个图像来生成对象的三维(3D)模型。图19B示出了在至少一个实施例中的通用处理单元(GPGPU)1930，其可以被配置为使得高度并行的计算操作能够由一组图形处理单元来执行。在至少一个实施例中，GPGPU1930可以直接链接到GPGPU1930的其他实例，以创建多GPU集群以提高用于深度神经网络的训练速度。在至少一个实施例中，GPGPU1930包括主机接口1932，以实现与主机处理器的连接。在至少一个实施例中，主机接口1932是PCIExpress接口。在至少一个实施例中，主机接口1932可以是厂商专用的通信接口或通信结构。在至少一个实施例中，GPGPU1930接收主机处理器的命令，并使用全局调度器1934，以将与那些命令相关联的执行线程分配给一组计算集群1936A-1936H。在至少一个实施例中，计算群集1936A-1936H共享高速缓存存储器1938。在至少一个实施例中，高速缓存存储器1938可以用作计算群集1936A-1936H内的高速缓存存储器的更高级别的高速缓存。在至少一个实施例中，GPGPU1930包括存储器1944A-1944B，所述存储器1944A-1944B经由一组存储器控制器1942A-1942B与计算集群1936A-1936H耦合。在至少一个实施例中，存储器1944A-1944B可以包括各种类型的存储器设备，包括动态随机存取存储器(DRAM)或图形随机存取存储器，例如同步图形随机存取存储器(SGRAM)，其包括图形双倍数据速率(GDDR)存储器。在至少一个实施例中，计算集群1936A-1936H每个都包括一组图形核心，例如图19A的图形核心1900，所述图形核心可以包括多种类型的整数和浮点逻辑单元，所述逻辑单元可以在计算机各种精度范围上执行计算操作，包括适用于机器学习计算的精度。例如，在至少一个实施例中，每个计算集群1936A-1936H中的浮点单元的至少一个子集可以被配置为执行16位或32位浮点运算，而浮点单元的不同子集可以配置为执行64位浮点运算。在至少一个实施例中，GPGPU1930的多个实例可以被配置为用作计算集群。在至少一个实施例中，计算集群1936A-1936H用于同步和数据交换的通信在实施例之间变化。在至少一个实施例中，GPGPU1930的多个实例通过主机接口1932进行通信。在至少一个实施例中，GPGPU1930包括I/O集线器1939，所述集线器将GPGPU1930与GPU链路1940耦合，使得能够直接连接到GPGPU1930的其他实例。在至少一个实施例中，GPU链路1940耦合到专用GPU到GPU桥，所述桥使得GPGP1930的多个实例之间能够通信和同步。在至少一个实施例中，GPU链路1940与高速互连耦合，以向其他GPGPU或并行处理器发送和接收数据。在至少一个实施例中，GPGPU1930的多个实例位于单独的数据处理系统中，并通过可通过主机接口1932访问的网络设备进行通信。在至少一个实施例中，GPU链路1940可被配置为使得能够连接到主机除主机接口1932之外或作为其替代的处理器。在至少一个实施例中，GPGPU1930可以被配置为训练神经网络。在至少一个实施例中，可以在推理平台内使用GPGPU1930。在至少一个实施例中，在其中使用GPGPU1930进行推理的情况下，相对于使用GPGPU训练神经网络时，GPGPU可以包括更少的计算集群1936A-1936H。在至少一个实施例中，与存储器1944A-1944B相关联的存储器技术可以在推理和训练配置之间有所不同，其中更高带宽的存储器技术专用于训练配置。在至少一个实施例中，GPGPU1930的推理配置可以支持推理特定指令。例如，在至少一个实施例中，推理配置可以提供对一个或更多个8位整数点积指令的支持，该指令可以在部署的神经网络的推理操作期间使用。推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815可以在GPGPU1930中使用，用于至少部分地基于使用神经网络训练操作、神经网络功能和/或架构或本文所述的神经网络用例计算的权重参数来推理或预测操作。在至少一个实施例中，GPGPU1930被配置为训练一个或更多个神经网络以至少部分地基于对象的多个图像生成对象的三维(3D)模型。图20示出了根据至少一个实施例的计算机系统2000的框图。在至少一个实施例中，计算机系统2000包括具有一个或更多个处理器2002的处理子系统2001和系统存储器2004，所述系统存储器2004经由可包括存储器集线器2005的互连路径通信。在至少一个实施例中，存储器集线器2005可以是芯片组部件内的单独部件，或者可以集成在一个或更多个处理器2002内。在至少一个实施例中，存储器集线器2005通过通信链路2006与I/O子系统2011耦合。在一个实施例中，I/O子系统2011包括I/O集线器2007，所述I/O集线器可以使计算机系统2000能够接收来自一个或更多个输入设备2008的输入。在至少一个实施例中，I/O集线器2007可以使显示控制器向一个或更多个显示设备2010A提供输出，所述显示控制器可以包括在一个或更多个处理器2002中。在至少一个实施例中，与I/O集线器2007耦合的一个或更多个显示设备2010A可以包括本地，内部或嵌入式显示设备。在至少一个实施例中，处理子系统2001包括经由总线或其他通信链路2013耦合到存储器集线器2005的一个或更多个并行处理器2012中。在至少一个实施例中，通信链路2013可以是任何一种许多基于标准的通信链路技术或协议，例如但不限于PCIExpress，或者可以是特定于供应商的通信接口或通信结构。在至少一个实施例中，一个或更多个并行处理器2012形成计算集中的并行或矢量处理系统，所述系统可以包括大量处理核心和/或处理集群，例如多集成核心(MIC)处理器。在至少一个实施例中，一个或更多个并行处理器2012形成图形处理子系统，所述图形处理子系统可以将像素输出到经由I/O集线器2007耦合的一个或更多个显示设备2010A之一。在至少一个实施例中，一个或更多个并行处理器2012还可以包括显示控制器和显示接口(未示出)，以使得能够直接连接到一个或更多个显示设备2010B。在至少一个实施例中，系统存储单元2014可以连接到I/O集线器2007，以提供用于计算机系统2000的存储机制。在至少一个实施例中，I/O交换机2016可以用于提供一个接口机制，以实现I/O集线器2007与其他组件之间的连接，例如可以集成到平台中的网络适配器2018和/或无线网络适配器2019，以及可以通过一个或更多个附加设备2020添加的各种其他设备。在至少一个实施例中，网络适配器2018可以是以太网适配器或另一有线网络适配器。在至少一个实施例中，无线网络适配器2019可以包括Wi-Fi、蓝牙、近场通信(NFC)中的一个或更多个，或包括一个或更多个无线电设备的其他网络设备。在至少一个实施例中，计算机系统2000可以包括未明确示出的其他组件，所述其他组件包括USB或其他端口连接、光学存储驱动器、视频捕获设备等，所述其他组件也可以连接到I/O集线器2007。在至少一个实施例中，可以使用任何合适的协议(例如基于PCI(外围组件互连)的协议(例如PCI-Express)或其他总线或点对点通信接口和/或协议)来实现互连图20中各个组件的通信路径，例如NV-Link高速互连或互连协议。在至少一个实施例中，一个或更多个并行处理器2012包括为图形和视频处理而优化的电路，所述电路包括例如视频输出电路，并构成图形处理单元(GPU)。在至少一个实施例中，并行处理器2012包括为通用处理而优化的电路。在至少一个实施例中，计算机系统2000的组件可以与单个集成电路上的一个或更多个其他系统元件集成。例如，在至少一个实施例中，并行处理器2012、存储器集线器2005、处理器2002和I/O集线器2007，可以被集成到片上系统(SoC)集成电路中。在至少一个实施例中，计算机系统2000的组件可以被集成到单个封装中，以形成系统级封装(SIP)配置。在至少一个实施例中，计算机系统2000的组件的至少一部分可以被集成到多芯片模块(MCM)中，所述多芯片模块可以与其他多芯片模块互连到模块化计算机系统中。推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815可以在图20的系统2000中使用，用于至少部分地基于使用神经网络训练操作、神经网络函数和/或架构或本文所述的神经网络用例计算的权重参数来推理或预测操作。在至少一个实施例中，推理和/或训练逻辑815包括至少部分地基于对象的多个图像生成对象的三维(3D)模型的逻辑。处理器图21A示出了根据至少一个实施例的并行处理器2100。在至少一个实施例中，并行处理器2100的各种组件可以使用一个或更多个集成电路设备来实现，例如可编程处理器、专用集成电路(ASIC)或现场可编程门阵列(FPGA)。在至少一个实施例中，所示的并行处理器2100是根据示例性实施例的图20所示的一个或更多个并行处理器2012的变体。在至少一个实施例中，并行处理器2100包括并行处理单元2102。在至少一个实施例中，并行处理单元2102包括I/O单元2104，其使得能够与其他设备进行通信，包括并行处理单元2102的其他实例。在至少一个实施例中，I/O单元2104可以直接连接到其他设备。在至少一个实施例中，I/O单元2104通过使用集线器或交换机接口(例如，存储器集线器2005)与其他设备连接。在至少一个实施例中，存储器集线器2005与I/O单元2104之间的连接形成通信链路2013。在至少一个实施例中，I/O单元2104与主机接口2106和存储器交叉开关2116连接，其中主机接口2106接收用于执行处理操作的命令，而存储器交叉开关2116接收用于执行存储器操作的命令。在至少一个实施例中，当主机接口2106经由I/O单元2104接收命令缓冲区时，主机接口2106可以引导工作操作以执行那些命令到前端2108。在至少一个实施例中，前端2108与调度器2110耦合，调度器2110配置成将命令或其他工作项分配给处理集群阵列2112。在至少一个实施例中，调度器2110确保在将任务分配给处理集群阵列2112的处理集群阵列2112之前，处理集群阵列2112被正确地配置并且处于有效状态。在至少一个实施例中，调度器2110通过在微控制器上执行的固件逻辑来实现。在至少一个实施例中，微控制器实现的调度器2110可配置成以粗粒度和细粒度执行复杂的调度和工作分配操作，从而实现对在处理阵列2112上执行的线程的快速抢占和上下文切换。在至少一个实施例中，主机软件可以证明用于通过多个图形处理门铃(doorbell)之一在处理阵列2112上进行调度的工作负载。在至少一个实施例中，工作负载然后可以由包括调度器2110的微控制器内的调度器2110逻辑在处理阵列2112上自动分配。在至少一个实施例中，处理集群阵列2112可以包括多达“N”个处理集群(例如，集群2114A、集群2114B到集群2114N)。在至少一个实施例中，处理集群阵列2112的每个集群2114A-2114N可以执行大量并发线程。在至少一个实施例中，调度器2110可以使用各种调度和/或工作分配算法将工作分配给处理集群阵列2112的集群2114A-2114N，其可以根据每种程序或计算类型产生的工作负载而变化。在至少一个实施例中，调度可以由调度器2110动态地处理，或者可以在配置为由处理集群阵列2112执行的程序逻辑的编译期间部分地由编译器逻辑来辅助。在至少一个实施例中，可将处理集群阵列2112的不同的集群2114A-2114N分配用于处理不同类型的程序或用于执行不同类型的计算。在至少一个实施例中，处理集群阵列2112可以配置成执行各种类型的并行处理操作。在至少一个实施例中，处理集群阵列2112配置成执行通用并行计算操作。例如，在至少一个实施例中，处理集群阵列2112可以包括执行处理任务的逻辑，该处理任务包括对视频和/或音频数据的过滤，执行建模操作，包括物理操作以及执行数据转换。在至少一个实施例中，处理集群阵列2112配置成执行并行图形处理操作。在至少一个实施例中，处理集群阵列2112可以包括附加逻辑以支持这种图形处理操作的执行，包括但不限于执行纹理操作的纹理采样逻辑，以及镶嵌逻辑和其他顶点处理逻辑。在至少一个实施例中，处理集群阵列2112可以配置成执行与图形处理有关的着色器程序，例如但不限于顶点着色器、曲面细分着色器、几何着色器和像素着色器。在至少一个实施例中，并行处理单元2102可以经由I/O单元2104从系统存储器传送数据以进行处理。在至少一个实施例中，在处理期间，可以在处理期间将传送的数据存储到片上存储器(例如，并行处理器存储器2122)，然后将其写回到系统存储器。在至少一个实施例中，当并行处理单元2102用于执行图形处理时，调度器2110可以配置成将处理工作负载划分为近似相等大小的任务，以更好地将图形处理操作分配给处理集群阵列2112的多个集群2114A-2114N。在至少一个实施例中，处理集群阵列2112的部分可以配置成执行不同类型的处理。例如，在至少一个实施例中，第一部分可以配置成执行顶点着色和拓扑生成，第二部分可以配置成执行镶嵌和几何着色，并且第三部分可以配置成执行像素着色或其他屏幕空间操作，以生成用于显示的渲染图像。在至少一个实施例中，可以将由集群2114A-2114N中的一个或更多个产生的中间数据存储在缓冲区中，以允许在集群2114A-2114N之间传输中间数据以进行进一步处理。在至少一个实施例中，处理集群阵列2112可以经由调度器2110接收要执行的处理任务，该调度器2110从前端2108接收定义处理任务的命令。在至少一个实施例中，处理任务可以包括要被处理的数据的索引，例如，表面(补丁)数据、原始数据、顶点数据和/或像素数据，以及状态参数和定义如何处理数据的命令(例如，要执行什么程序)。在至少一个实施例中，调度器2110可以配置成获取与任务相对应的索引，或者可以从前端2108接收索引。在至少一个实施例中，前端2108可以配置成确保在启动由传入命令缓冲区(例如，批缓冲区(batch-buffer)、推送缓冲区等)指定的工作负载之前，处理集群阵列2112配置成有效状态。在至少一个实施例中，并行处理单元2102的一个或更多个实例中的每一个可以与并行处理器存储器2122耦合。在至少一个实施例中，可以经由存储器交叉开关2116访问并行处理器存储器2122，所述存储器交叉开关2116可以接收来自处理集群阵列2112以及I/O单元2104的存储器请求。在至少一个实施例中，存储器交叉开关2116可以经由存储器接口2118访问并行处理器存储器2122。在至少一个实施例中，存储器接口2118可以包括多个分区单元(例如，分区单元2120A、分区单元2120B到分区单元2120N)，其可各自耦合至并行处理器存储器2122的一部分(例如，存储器单元)。在至少一个实施例中，多个分区单元2120A-2120N为配置为等于存储器单元的数量，使得第一分区单元2120A具有对应的第一存储器单元2124A，第二分区单元2120B具有对应的存储器单元2124B，第N分区单元2120N具有对应的第N存储器单元2124N。在至少一个实施例中，分区单元2120A-2120N的数量可以不等于存储器设备的数量。在至少一个实施例中，存储器单元2124A-2124N可以包括各种类型的存储器设备，包括动态随机存取存储器(DRAM)或图形随机存取存储器，例如同步图形随机存取存储器(SGRAM)，包括图形双倍数据速率(GDDR)存储器。在至少一个实施例中，存储器单元2124A-2124N还可包括3D堆叠存储器，包括但不限于高带宽存储器(HBM)。在至少一个实施例中，可以跨存储器单元2124A-2124N来存储诸如帧缓冲区或纹理映射的渲染目标，从而允许分区单元2120A-2120N并行地写入每个渲染目标的部分，以有效地使用并行处理器存储器2122的可用带宽。在至少一个实施例中，可以排除并行处理器存储器2122的本地实例，以有利于利用系统存储器与本地高速缓存存储器结合的统一存储器设计。在至少一个实施例中，处理集群阵列2112的集群2114A-2114N中的任何一个都可以处理将被写入并行处理器存储器2122内的任何存储器单元2124A-2124N中的数据。在至少一个实施例中，存储器交叉开关2116可以配置为将每个集群2114A-2114N的输出传输到任何分区单元2120A-2120N或另一个集群2114A-2114N，集群2114A-2114N可以对输出执行其他处理操作。在至少一个实施例中，每个集群2114A-2114N可以通过存储器交叉开关2116与存储器接口2118通信，以从各种外部存储设备读取或写入各种外部存储设备。在至少一个实施例中，存储器交叉开关2116具有到存储器接口2118的连接以与I/O单元2104通信，以及到并行处理器存储器2122的本地实例的连接，从而使不同处理集群2114A-2114N内的处理单元与系统存储器或不是并行处理单元2102本地的其他存储器进行通信。在至少一个实施例中，存储器交叉开关2116可以使用虚拟通道来分离集群2114A-2114N和分区单元2120A-2120N之间的业务流。在至少一个实施例中，可以在单个插入卡上提供并行处理单元2102的多个实例，或者可以将多个插入卡互连。在至少一个实施例中，并行处理单元2102的不同实例可以配置成相互操作，即使不同实例具有不同数量的处理核心，不同数量的本地并行处理器存储器和/或其他配置差异。例如，在至少一个实施例中，并行处理单元2102的一些实例可以包括相对于其他实例而言更高精度的浮点单元。在至少一个实施例中，结合并行处理单元2102或并行处理器2100的一个或更多个实例的系统可以以各种配置和形式因素来实现，包括但不限于台式机、膝上型计算机或手持式个人计算机、服务器、工作站、游戏机和/或嵌入式系统。图21B是根据至少一个实施例的分区单元2120的框图。在至少一个实施例中，分区单元2120是图21A的分区单元2120A-2120N之一的实例。在至少一个实施例中，分区单元2120包括L2高速缓存2121、帧缓冲区接口2125和ROP2126(光栅操作单元)。L2高速缓存2121是读/写高速缓存，其配置成执行从存储器交叉开关2116和ROP2126接收的加载和存储操作。L2高速缓存2121将读取未命中和紧急回写请求输出到帧缓冲区接口2125以进行处理。在至少一个实施例中，还可以经由帧缓冲区接口2125将更新发送到帧缓冲区以进行处理。在至少一个实施例中，帧缓冲区接口2125与并行处理器存储器中的存储器单元(诸如图21A的存储器单元2124A-2124N(例如，在并行处理器存储器2122内))之一相互作用。在至少一个实施例中，ROP2126是一种处理单元，其执行光栅操作，诸如模版、z测试、混合等类似操作。在至少一个实施例中，ROP2126然后输出存储在图形存储器中的处理后的图形数据。在至少一个实施例中，ROP2126包括压缩逻辑以压缩被写入存储器的深度或颜色数据并解压缩从存储器读取的深度或颜色数据。在至少一个实施例中，压缩逻辑可以是利用多种压缩算法中的一种或更多种的无损压缩逻辑。ROP2126执行的压缩的类型可以基于要压缩的数据的统计特性而变化。例如，在至少一个实施例中，基于每图块基础上的深度和颜色数据执行增量颜色压缩。在至少一个实施例中，ROP2126包括在每个处理集群内(例如，图21的集群2114A-2114N)，而不是在分区单元2120内。在至少一个实施例中，通过存储器交叉开关2116而不是像素片段数据传输对像素数据的读取和写入请求。在至少一个实施例中，经处理的图形数据可以在显示设备上(诸如图22的一个或更多个显示设备2210之一)显示，由处理器2202路由以供进一步处理，或者由图21A的并行处理器2100内的处理实体之一路由以供进一步处理。图21C是根据至少一个实施例的并行处理单元内的处理集群2114的框图。在至少一个实施例中，处理集群是图21的处理集群2114A-2114N之一的实例。在至少一个实施例中，处理集群2114可以配置成并行执行许多线程，其中术语“线程”是指在特定的一组输入数据上执行的特定程序的实例。在至少一个实施例中，单指令多数据(SIMD)指令发布技术用于支持大量线程的并行执行而无需提供多个独立的指令单元。在至少一个实施例中，使用单指令多线程(SIMT)技术来支持并行执行大量一般同步的线程，这使用了公共指令单元，该公共指令单元配置成向每个处理集群内的一组处理引擎发出指令。在至少一个实施例中，可以通过将处理任务分配给SIMT并行处理器的管线管理器2132来控制处理集群2114的操作。在至少一个实施例中，管线管理器2132从图21的调度器2110接收指令，通过图形多处理器2134和/或纹理单元2136管理这些指令的执行。在至少一个实施例中，图形多处理器2134是SIMT并行处理器的示例性实例。然而，在至少一个实施例中，处理集群2114内可以包括不同架构的各种类型的SIMT并行处理器。在至少一个实施例中，在处理集群2114内可以包括图形多处理器2134的一个或更多个实例。在至少一个实施例中，图形多处理器2134可以处理数据，并且数据交叉开关2140可以用于将处理后的数据分发到多个可能的目的(包括其他着色器单元)地之一。在至少一个实施例中，管线管理器2132可以通过指定要经由数据交叉开关2140分配的处理后的数据的目的地来促进处理后的数据的分配。在至少一个实施例中，处理集群2114内的每个图形多处理器2134可以包括相同的一组功能执行逻辑(例如，算术逻辑单元、加载存储单元等)。在至少一个实施例中，可以以管线方式配置功能执行逻辑，其中可以在先前的指令完成之前发出新的指令。在至少一个实施例中，功能执行逻辑支持多种操作，包括整数和浮点算术、比较操作、布尔运算、移位和各种代数函数的计算。在至少一个实施例中，可以利用相同的功能单元硬件来执行不同的操作，并且可以存在功能单元的任何组合。在至少一个实施例中，传送到处理集群2114的指令构成线程。在至少一个实施例中，跨一组并行处理引擎执行的一组线程是线程组。在至少一个实施例中，线程组在不同的输入数据上执行程序。在至少一个实施例中，线程组内的每个线程可被分配给图形多处理器2134内的不同处理引擎。在至少一个实施例中，线程组可包括比图形多处理器2134内的多个处理引擎更少的线程。在至少一个实施例中，当线程组包括的线程数少于处理引擎的数量时，一个或更多个处理引擎在正在处理该线程组的循环期间可能是空闲的。在至少一个实施例中，线程组还可以包括比图形多处理器2134内的多个处理引擎更多的线程。在至少一个实施例中，当线程组包括比图形多处理器2134内的处理引擎的数量更多的线程时，可以在连续的时钟周期内执行处理。在至少一个实施例中，可以在图形多处理器2134上同时执行多个线程组。在至少一个实施例中，图形多处理器2134包括内部高速缓存存储器，以执行加载和存储操作。在至少一个实施例中，图形多处理器2134可以放弃内部高速缓存并使用处理集群2114内的高速缓存存储器(例如，L1高速缓存2148)。在至少一个实施例中，每个图形多处理器2134还可以访问分区单元(例如，图21的分区单元2120A-2120N)内的L2高速缓存，这些分区单元在所有处理集群2114之间共享并且可以用于在线程之间传输数据。在至少一个实施例中，图形多处理器2134还可以访问片外全局存储器，其可以包括本地并行处理器存储器和/或系统存储器中的一个或更多个。在至少一个实施例中，并行处理单元2102外部的任何存储器都可以用作全局存储器。在至少一个实施例中，处理集群2114包括图形多处理器2134的多个实例，它们可以共享可以存储在L1高速缓存2148中的公共指令和数据。在至少一个实施例中，每个处理集群2114可以包括配置成将虚拟地址映射为物理地址的存储器管理单元(“MMU”)2145。在至少一个实施例中，MMU2145的一个或更多个实例可以驻留在图21的存储器接口2118内。在至少一个实施例中，MMU2145包括一组页表条目(PTE)，其用于将虚拟地址映射到图块(关于分块谈论更多)的物理地址以及可选地映射到高速缓存行索引。在至少一个实施例中，MMU2145可以包括地址转换后备缓冲区(TLB)或可以驻留在图形多处理器2134或L1高速缓存或处理集群2114内的高速缓存。在至少一个实施例中，处理物理地址以分配表面数据访问局部性，以便在分区单元之间进行有效的请求交织。在至少一个实施例中，高速缓存行索引可以用于确定对高速缓存线的请求是命中还是未命中。在至少一个实施例中，可以配置处理集群2114，使得每个图形多处理器2134耦合到纹理单元2136，以执行纹理映射操作，所述操作确定纹理样本位置、读取纹理数据以及过滤纹理数据。在至少一个实施例中，根据需要从内部纹理L1高速缓存(未示出)或从图形多处理器2134内的L1高速缓存中读取纹理数据，并从L2高速缓存、本地并行处理器存储器或系统存储器中获取纹理数据。在至少一个实施例中，每个图形多处理器2134将处理后的任务输出到数据交叉开关2140，以将处理后的任务提供给另一处理集群2114以进行进一步处理或将处理后的任务存储在L2高速缓存、本地并行处理器存储器、或经由存储器交叉开关2116的系统存储器中。在至少一个实施例中，preROP2142(光栅前操作单元)配置成从图形多处理器2134接收数据，将数据引导至ROP单元，该ROP单元可以与本文所述的分区单元(例如，图21的分区单元2120A-2120N)一起定位。在至少一个实施例中，PreROP2142单元可以执行用于颜色混合的优化、组织像素颜色数据以及执行地址转换。推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815可以在图形处理集群2114中用于至少部分地基于使用本文描述的神经网络训练操作、神经网络函数和/或架构或神经网络用例计算的权重参数来进行推理或预测操作。在至少一个实施例中，并行处理器2100包括一个或更多个电路，用于使用一个或更多个神经网络至少部分地基于对象的多个图像来生成对象的三维(3D)模型。图21D示出了根据至少一个实施例的图形多处理器2134。在至少一个实施例中，图形多处理器2134与处理集群2114的管线管理器2132耦合。在至少一个实施例中，图形多处理器2134具有执行管线，该执行管线包括但不限于指令高速缓存2152、指令单元2154、地址映射单元2156、寄存器文件2158、一个或更多个通用图形处理单元(GPGPU)核心2162和一个或更多个加载/存储单元2166。GPGPU核心2162和加载/存储单元2166与高速缓存存储器2172和共享存储器2170通过存储器和高速缓存互连2168耦合。在至少一个实施例中，指令高速缓存2152从管线管理器2132接收要执行的指令流。在至少一个实施例中，将指令高速缓存在指令高速缓存2152中并将其分派以供指令单元2154执行。在一个实施例中，指令单元2154可以分派指令作为线程组(例如，线程束)，将线程组的每个线程分配给GPGPU核心2162内的不同执行单元。在至少一个实施例中，指令可以通过在统一地址空间内指定地址来访问任何本地、共享或全局地址空间。在至少一个实施例中，地址映射单元2156可以用于将统一地址空间中的地址转换成可以由加载/存储单元2166访问的不同的存储器地址。在至少一个实施例中，寄存器文件2158为图形多处理器2134的功能单元提供了一组寄存器。在至少一个实施例中，寄存器文件2158为连接到图形多处理器2134的功能单元(例如，GPGPU核心2162、加载/存储单元2166)的数据路径的操作数提供了临时存储。在至少一个实施例中，在每个功能单元之间划分寄存器文件2158，使得为每个功能单元分配寄存器文件2158的专用部分。在至少一个实施例中，寄存器文件2158在图形多处理器2134正在执行的不同线程束之间划分。在至少一个实施例中，GPGPU核心2162可以各自包括用于执行图形多处理器2134的指令的浮点单元(FPU)和/或整数算术逻辑单元(ALU)。GPGPU核心2162在架构上可以相似或架构可能有所不同。在至少一个实施例中，GPGPU核心2162的第一部分包括单精度FPU和整数ALU，而GPGPU核心的第二部分包括双精度FPU。在至少一个实施例中，FPU可以实现用于浮点算法的IEEE754-2008标准或启用可变精度浮点算法。在至少一个实施例中，图形多处理器2134可以另外包括一个或更多个固定功能或特殊功能单元，以执行特定功能，诸如复制矩形或像素混合操作。在至少一个实施例中，GPGPU核心中的一个或更多个也可以包括固定或特殊功能逻辑。在至少一个实施例中，GPGPU核心2162包括能够对多组数据执行单个指令的SIMD逻辑。在一个实施例中，GPGPU核心2162可以物理地执行SIMD4、SIMD8和SIMD16指令，并且在逻辑上执行SIMD1、SIMD2和SIMD32指令。在至少一个实施例中，用于GPGPU核心的SIMD指令可以在编译时由着色器编译器生成，或者在执行针对单程序多数据(SPMD)或SIMT架构编写和编译的程序时自动生成。在至少一个实施例中，可以通过单个SIMD指令来执行为SIMT执行模型配置的程序的多个线程。例如，在至少一个实施例中，可以通过单个SIMD8逻辑单元并行执行执行相同或相似操作的八个SIMT线程。在至少一个实施例中，存储器和高速缓存互连2168是将图形多处理器2134的每个功能单元连接到寄存器文件2158和共享存储器2170的互连网络。在至少一个实施例中，存储器和高速缓存互连2168是交叉开关互连，其允许加载/存储单元2166在共享存储器2170和寄存器文件2158之间实现加载和存储操作。在至少一个实施例中，寄存器文件2158可以以与GPGPU核心2162相同的频率操作，从而在GPGPU核心2162和寄存器文件2158之间进行数据传输的延迟非常低。在至少一个实施例中，共享存储器2170可以用于启用在图形多处理器2134内的功能单元上执行的线程之间的通信。在至少一个实施例中，高速缓存存储器2172可以用作例如数据高速缓存，以高速缓存在功能单元和纹理单元2136之间通信的纹理数据。在至少一个实施例中，共享存储器2170也可以用作程序管理的高速缓存。在至少一个实施例中，除了存储在高速缓存存储器2172中的自动高速缓存的数据之外，在GPGPU核心2162上执行的线程还可以以编程方式将数据存储在共享存储器中。在至少一个实施例中，如本文所述的并行处理器或GPGPU通信地耦合到主机/处理器核心，以加速图形操作、机器学习操作、图案分析操作以及各种通用GPU(GPGPU)功能。在至少一个实施例中，GPU可以通过总线或其他互连(例如，诸如PCIe或NVLink的高速互连)通信地耦合到主机处理器/核心。在至少一个实施例中，GPU可以与核心集成在相同的封装或芯片上，并通过内部处理器总线/互连(即，封装或芯片的内部)通信地耦合到核心。在至少一个实施例中，不管GPU连接的方式如何，处理器核心可以以工作描述符中包含的命令/指令序列的形式向GPU分配工作。在至少一个实施例中，GPU然后使用专用电路/逻辑来有效地处理这些命令/指令。推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。下面结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815可以在图形多处理器2134中用于至少部分地基于使用本文描述的神经网络训练操作、神经网络功能和/或架构或神经网络用例计算的权重参数来进行推理或预测操作。图22示出了根据至少一个实施例的多GPU计算系统2200。在至少一个实施例中，多GPU计算系统2200可以包括经由主机接口交换机2204耦合到多个通用图形处理单元(GPGPU)2206A-D的处理器2202。在至少一个实施例中，主机接口交换机2204是将处理器2202耦合到PCIExpress总线的PCIExpress交换机设备，处理器2202可以通过PCIExpress总线与GPGPU2206A-D通信。GPGPU2206A-D可以经由一组高速P2PGPU到GPU链路2216互连。在至少一个实施例中，GPU到GPU链路2216经由专用GPU链路连接到GPGPU2206A-D中的每一个。在至少一个实施例中，P2PGPU链路2216使得能够在每个GPGPU2206A-D之间进行直接通信，而无需通过处理器2202所连接的主机接口总线2204进行通信。在至少一个实施例中，在GPU到GPU业务定向到P2PGPU链路2216的情况下，主机接口总线2204保持可用于系统存储器访问或例如经由一个或更多个网络设备与多GPU计算系统2200的其他实例进行通信。虽然在至少一个实施例中，GPGPU2206A-D经由主机接口交换机2204连接到处理器2202，但是在至少一个实施例中，处理器2202包括对P2PGPU链路2216的直接支持，并且可以直接连接到GPGPU2206A-D。推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815可以在多GPU计算系统2200中使用，用于至少部分地基于使用本文描述的神经网络训练操作、神经网络函数和/或架构或神经网络用例计算的权重参数来进行推理或预测操作。在至少一个实施例中，多GPU计算系统2200包括一个或更多个GPU2206，用于使用一个或更多个神经网络至少部分地基于对象的多个图像来生成对象的三维(3D)模型。图23是根据至少一个实施例的图形处理器2300的框图。在至少一个实施例中，图形处理器2300包括环形互连2302、管线前端2304、媒体引擎2337和图形核心2380A-2380N。在至少一个实施例中，环形互连2302将图形处理器2300耦合到其他处理单元，所述处理单元包括其他图形处理器或一个或更多个通用处理器核心。在至少一个实施例中，图形处理器2300是集成在多核心处理系统内的许多处理器之一。在至少一个实施例中，图形处理器2300经由环形互连2302接收多批命令。在至少一个实施例中，输入的命令由管线前端2304中的命令流转化器(streamer)2303解释。在至少一个实施例中，图形处理器2300包括可扩展执行逻辑，用于经由图形核心2380A-2380N执行3D几何处理和媒体处理。在至少一个实施例中，对于3D几何处理命令，命令流转化器2303将命令提供给几何管线2336。在至少一个实施例中，对于至少一些媒体处理命令，命令流转化器2303将命令提供给视频前端2334，该视频前端与媒体引擎2337耦合。在至少一个实施例中，媒体引擎2337包括用于视频和图像后处理的视频质量引擎(VQE)2330，以及用于提供硬件加速的媒体数据编码和解码的多格式编码/解码(MFX)2333引擎。在至少一个实施例中，几何管线2336和媒体引擎2337各自生成用于由至少一个图形核心2380A提供的线程执行资源的执行线程。在至少一个实施例中，图形处理器2300包括具有(featuring)模块核心2380A-2380N(有时被称为核心切片)的可扩展线程执行资源，每个图形核心具有多个子核心2350A-2350N，2360A-2360N(有时称为核心子切片)。在至少一个实施例中，图形处理器2300可以具有任意数量的图形核心2380A至2380N。在至少一个实施例中，图形处理器2300包括具有至少第一子核心2350A和第二子核心2360A的图形核心2380A。在至少一个实施例中，图形处理器2300是具有单个子核心(例如2350A)的低功率处理器。在至少一个实施例中，图形处理器2300包括多个图形核心2380A-2380N，每个图形核心包括一组第一子核心2350A-2350N和一组第二子核心2360A-2360N。在至少一个实施例中，第一子核心2350A-2350N中的每个子核心至少包括第一组执行单元2352A-2352N和媒体/纹理采样器2354A-2354N。在至少一个实施例中，第二子核心2360A-2360N中的每个子核心至少包括第二组执行单元2362A-2362N和采样器2364A-2364N。在至少一个实施例中，每个子核心2350A-2350N，2360A-2360N共享一组共享资源2370A-2370N。在至少一个实施例中，共享资源包括共享高速缓存存储器和像素操作逻辑。推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815可以在图形处理器2300中用于至少部分地基于使用本文描述的神经网络训练操作、神经网络功能和/或架构或神经网络用例计算的权重参数来进行推理或预测操作。在至少一个实施例中，图形处理器2300包括一个或更多个电路，用于使用一个或更多个神经网络至少部分地基于对象的多个图像来生成对象的三维(3D)模型。图24是根据至少一个实施例的说明用于处理器2400的微架构的框图，该处理器2400可以包括用于执行指令的逻辑电路。在至少一个实施例中，处理器2400可以执行指令，包括x86指令、ARM指令、用于专用集成电路(ASIC)的专用指令等。在至少一个实施例中，处理器2410可以包括用于存储封装数据的寄存器，例如作为加利福尼亚州圣克拉拉市英特尔公司采用MMX技术启用的微处理器中的64位宽MMXTM寄存器。在至少一个实施例中，整数和浮点数形式可用的MMX寄存器可以与封装的数据元素一起运行，所述封装的数据元素伴随单指令多数据(“SIMD”)和流式SIMD扩展(“SSE”)指令。在至少一个实施例中，与SSE2、SSE3、SSE4、AVX或更高版本(一般称为“SSEx”)技术有关的128位宽XMM寄存器可以保存此类封装数据操作数。在至少一个实施例中，处理器2410可以执行指令以加速机器学习或深度学习算法、训练或推理。在至少一个实施例中，处理器2400包括有序前端(“前端”)2401，以提取要执行的指令并准备稍后在处理器管线中使用的指令。在至少一个实施例中，前端2401可以包括几个单元。在至少一个实施例中，指令预取器2426从存储器中获取指令并将指令提供给指令解码器2428，指令解码器2428又对指令进行解码或解释。例如，在至少一个实施例中，指令解码器2428将接收到的指令解码为机器可执行的所谓的“微指令”或“微操作”(也称为“微操作”或“微指令”)的一个或更多个操作。在至少一个实施例中，指令解码器2428将指令解析为操作码以及相应的数据和控制字段，其可以由微架构用来使用以根据至少一个实施例来执行操作。在至少一个实施例中，跟踪高速缓存2430可以将解码的微指令组装成微指令队列2434中的程序排序的序列或追踪以供执行。在至少一个实施例中，当追踪高速缓存2430遇到复杂指令时，微码ROM2432提供完成操作所需的微指令。在至少一个实施例中，可以将一些指令转换成单个微操作，而另一些指令则需要几个微操作来完成全部操作。在至少一个实施例中，如果需要多于四个的微指令来完成一条指令，则指令解码器2428可以访问微码ROM2432以执行该指令。在至少一个实施例中，可以将指令解码为少量的微指令以在指令解码器2428处进行处理。在至少一个实施例中，如果需要多个微指令完成操作，则可以将指令存储在微码ROM2432中。在至少一个实施例中，追踪高速缓存器2430参考入口点可编程逻辑阵列(“PLA”)以确定正确的微指令指针，用于根据至少一个实施例从微码ROM2432读取微码序列以完成一个或更多个指令。在至少一个实施例中，在微码ROM2432完成对指令的微操作排序之后，机器的前端2401可以恢复从追踪高速缓存2430获取微操作。在至少一个实施例中，乱序执行引擎(“乱序引擎”)2403可以准备用于执行的指令。在至少一个实施例中，乱序执行逻辑具有多个缓冲区，以使指令流平滑并重新排序，以在指令沿管线下降并被调度执行时优化性能。乱序执行引擎2403包括但不限于分配器/寄存器重命名器2440、存储器微指令队列2442、整数/浮点微指令队列2444、存储器调度器2446、快速调度器2402、慢速/通用浮点调度器(“慢速/通用FP调度器”)2404和简单浮点调度器(“简单FP调度器”)2406。在至少一个实施例中，快速调度器2402、慢速/通用浮点调度器2404和简单浮点调度器2406也统称为“微指令调度器2402、2404、2406”。分配器/寄存器重命名器2440分配每个微指令按序列执行所需要的机器缓冲区和资源。在至少一个实施例中，分配器/寄存器重命名器2440将逻辑寄存器重命名为寄存器文件中的条目。在至少一个实施例中，分配器/寄存器重命名器2440还为两个微指令队列之一中的每个微指令分配条目，存储器微指令队列2442用于存储器操作和整数/浮点微指令队列2444用于非存储器操作，在存储器调度器2446和微指令调度器2402、2404、2406的前面。在至少一个实施例中，微指令调度器2402、2404、2406基于它们的从属输入寄存器操作数源的就绪性和需要完成的执行资源微指令的可用性来确定何时准备好执行微指令。在至少一个实施例中，至少一个实施例的快速调度器2402可以在主时钟周期的每个一半上调度，而慢速/通用浮点调度器2404和简单浮点调度器2406可以在每个主处理器时钟周期调度一次。在至少一个实施例中，微指令调度器2402、2404、2406对调度端口进行仲裁，以调度用于执行的微指令。在至少一个实施例中，执行块b11包括但不限于整数寄存器文件/支路网络2408、浮点寄存器文件/支路网络(“FP寄存器文件/支路网络”)2410、地址生成单元(“AGU”)2412和2414、快速算术逻辑单元(“快速ALU”)2416和2418、慢速算术逻辑单元(“慢速ALU”)2420、浮点ALU(“FP”)2422和浮点移动单元(“FP移动”)2424。在至少一个实施例中，整数寄存器文件/支路网络2408和浮点寄存器文件/旁路网络2410在本文中也称为“寄存器文件2408、2410”。在至少一个实施例中，AGU2412和2414、快速ALU2416和2418、慢速ALU2420、浮点ALU2422和浮点移动单元2424在本文中也称为“执行单元2412、2414、2416、2418、2420、2422和2424”。在至少一个实施例中，执行块b11可以包括但不限于任意数量(包括零)和类型的寄存器文件、支路网络、地址生成单元和执行单元(以任何组合)。在至少一个实施例中，寄存器文件2408、2410可以布置在微指令调度器2402、2404、2406与执行单元2412、2414、2416、2418、2420、2422和2424之间。在至少一个实施例中，整数寄存器文件/支路网络2408执行整数运算。在至少一个实施例中，浮点寄存器文件/支路网络2410执行浮点操作。在至少一个实施例中，寄存器文件2408、2410中的每一个可以包括但不限于支路网络，该支路网络可以绕过或转发尚未写入寄存器文件中的刚刚完成的结果到新的从属对象。在至少一个实施例中，寄存器文件2408、2410可以彼此通信数据。在至少一个实施例中，整数寄存器文件/支路网络2408可以包括但不限于两个单独的寄存器文件、一个寄存器文件用于低阶32位数据，第二寄存器文件用于高阶32位数据。在至少一个实施例中，浮点寄存器文件/支路网络2410可以包括但不限于128位宽的条目，因为浮点指令通常具有宽度为64至128位的操作数。在至少一个实施例中，执行单元2412、2414、2416、2418、2420、2422、2424可以执行指令。在至少一个实施例中，寄存器文件2408、2410存储微指令需要执行的整数和浮点数据操作数值。在至少一个实施例中，处理器2400可以包括但不限于任何数量的执行单元2412、2414、2416、2418、2420、2422、2424及其组合。在至少一个实施例中，浮点ALU2422和浮点移动单元2424，可以执行浮点、MMX、SIMD、AVX和SSE或其他操作，包括专门的机器学习指令。在至少一个实施例中，浮点ALU2422可以包括但不限于64位乘64位浮点除法器，以执行除法、平方根和余数微操作。在至少一个实施例中，可以用浮点硬件来处理涉及浮点值的指令。在至少一个实施例中，可以将ALU操作传递给快速ALU2416、2418。在至少一个实施例中，快速ALU2416、2418可以以半个时钟周期的有效延迟执行快速操作。在至少一个实施例中，大多数复杂的整数运算进入慢速ALU2420，因为慢速ALU2420可以包括但不限于用于长延迟类型操作的整数执行硬件，例如乘法器、移位、标志逻辑和分支处理。在至少一个实施例中，存储器加载/存储操作可以由AGU2412、2414执行。在至少一个实施例中，快速ALU2416、快速ALU2418和慢速ALU2420可以对64位数据操作数执行整数运算。在至少一个实施例中，可以实现快速ALU2416、快速ALU2418和慢速ALU2420以支持包括十六、三十二、128、256等的各种数据位大小。在至少一个实施例中，浮点ALU2422和浮点移动单元2424可以实现为支持具有各种宽度的位的一定范围的操作数。在至少一个实施例中，浮点ALU2422和浮点移动单元2424可以结合SIMD和多媒体指令对128位宽封装数据操作数进行操作。在至少一个实施例中，微指令调度器2402、2404、2406在父加载完成执行之前调度从属操作。在至少一个实施例中，由于可以在处理器2400中推测性地调度和执行微指令，处理器2400还可以包括用于处理存储器未命中的逻辑。在至少一个实施例中，如果数据高速缓存中的数据加载未命中，则可能存在在管线中正在运行的从属操作，其使调度器暂时没有正确的数据。在至少一个实施例中，一种重放机制追踪踪并重新执行使用不正确数据的指令。在至少一个实施例中，可能需要重放从属操作并且可以允许完成独立操作。在至少一个实施例中，处理器的至少一个实施例的调度器和重放机制也可以设计为捕获用于文本串比较操作的指令序列。在至少一个实施例中，术语“寄存器”可以指代可以用作识别操作数的指令的一部分的机载处理器存储位置。在至少一个实施例中，寄存器可以是那些可以从处理器外部使用的寄存器(从程序员的角度来看)。在至少一个实施例中，寄存器可能不限于特定类型的电路。相反，在至少一个实施例中，寄存器可以存储数据、提供数据并执行本文描述的功能。在至少一个实施例中，本文描述的寄存器可以通过处理器内的电路使用多种不同技术来实现，例如专用物理寄存器、使用寄存器重命名动态分配的物理寄存器、专用和动态分配的物理寄存器的组合等。在至少一个实施例中，整数寄存器存储32位整数数据。至少一个实施例的寄存器文件还包含八个用于封装数据的多媒体SIMD寄存器。推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，可以将推理和/或训练逻辑815的部分或全部并入执行块2411以及示出或未示出的其他存储器或寄存器。例如，在至少一个实施例中，本文描述的训练和/或推理技术可以使用执行块2411中示出的一个或更多个ALU。此外，权重参数可以存储在片上或片外存储器和/或寄存器(示出或未示出)中，该寄存器和/或寄存器配置执行块2411的ALU以执行一种或更多种本文所述的机器学习算法、神经网络架构、用例或训练技术。在至少一个实施例中，处理器2400包括一个或更多个电路，用于使用一个或更多个神经网络至少部分地基于对象的多个图像来生成对象的三维(3D)模型。图25示出了根据至少一个实施例的深度学习应用程序处理器2500。在至少一个实施例中，深度学习应用程序处理器2500使用指令，如果由深度学习应用程序处理器2500执行，则指令使深度学习应用程序处理器2500执行贯穿本公开描述的一些或全部过程和技术。在至少一个实施例中，深度学习应用程序处理器2500是专用集成电路(ASIC)。在至少一个实施例中，应用程序处理器2500执行矩阵乘法运算或者“硬连线”到硬件中，作为执行一个或更多个指令或两者的结果。在至少一个实施例中，深度学习应用程序处理器2500包括但不限于处理集群2510(1)-2510(12)、芯片间链路(“ICL”)2520(1)-2520(12)、芯片间控制器(“ICC”)2530(1)-2530(2)、第二代高带宽存储器(“HBM2”)2540(1)-2540(4)、存储器控制器(“MemCtrlr”)2542(1)-2542(4)、高带宽存储器物理层(“HBMPHY”)2544(1)-2544(4)、管理控制器中央处理单元(“管理控制器CPU”)2550、串行外围设备接口、内部集成电路和通用输入/输出块(“SPI、I2C、GPIO”)2560，外围组件互连快速控制器和直接存储器访问块(“PCIe控制器和DMA”)2570、以及十六通道外围组件互连快速端口(“PCIExpressx16”)2580。在至少一个实施例中，处理集群2510可以执行深度学习操作，包括基于一种或更多种训练技术计算的权重参数的推理或预测操作，包括本文所述的那些技术。在至少一个实施例中，每个处理集群2510可以包括但不限于任何数量和类型的处理器。在至少一个实施例中，深度学习应用程序处理器2500可以包括任何数量和类型的处理集群2500。在至少一个实施例中，芯片间链路2520是双向的。在至少一个实施例中，芯片间链路2520和芯片间控制器2530使多个深度学习应用程序处理器2500能够交换信息，包括从执行一个或更多个神经网络中体现的一种或更多种机器学习算法而产生的激活信息。在至少一个实施例中，深度学习应用程序处理器2500可以包括任意数量(包括零)和类型的ICL2520和ICC2530。在至少一个实施例中，HBM22540提供总共32GB的存储器。HBM22540(i)与存储器控制器2542(i)和HBMPHY2544(i)都相关联。在至少一个实施例中，任何数量的HBM22540可以提供任何类型和总量的高带宽存储器，并且可以与任何数量(包括零)和类型的存储器控制器2542和HBMPHY2544相关联。在至少一个实施例中，可以用任何数量和类型的块替换SPI、I2C、GPIO3360、PCIe控制器2560和DMA2570和/或PCIe2580，以任何技术上可行的方式实现任何数量和类型的通信标准。推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，深度学习应用程序处理器用于训练机器学习模型(例如神经网络)，以预测或推理提供给深度学习应用程序处理器2500的信息。在至少一个实施例中，深度学习应用程序处理器2500用于基于已经由另一处理器或系统或由深度学习应用程序处理器2500训练的经训练的机器学习模型(例如，神经网络)来推理或预测信息。在至少一个实施例中，处理器2500可以用于执行本文所述的一个或更多个神经网络用例。在至少一个实施例中，深度学习应用处理器2500包括一个或更多个电路，用于使用一个或更多个神经网络至少部分地基于对象的多个图像来生成对象的三维(3D)模型。图26是根据至少一个实施例的神经形态处理器2600的框图。在至少一个实施例中，神经形态处理器2600可以从神经形态处理器2600外部的源接收一个或更多个输入。在至少一个实施例中，这些输入可以被传输到神经形态处理器2600内的一个或更多个神经元2602。在至少一个实施例中，可以使用包括一个或更多个算术逻辑单元(ALU)的电路或逻辑来实现神经元2602及其组件。在至少一个实施例中，神经形态处理器2600可以包括但不限于成千上万个神经元2602的实例，但是可以使用任何合适数量的神经元2602。在至少一个实施例中，神经元2602的每个实例可以包括神经元输入2604和神经元输出2606。在至少一个实施例中，神经元2602可以生成可以传输到神经元2602的其他实例的输入的输出。在至少一个实施例中，神经元输入2604和神经元输出2606可以经由突触2608互连。在至少一个实施例中，神经元2602和突触2608可以互连，使得神经形态处理器2600操作以处理或分析由神经形态处理器2600接收的信息。在至少一个实施例中，当通过神经元输入2604接收到的输入超过阈值时，神经元2602可以发送输出脉冲(或“触发”或“峰值”)。在至少一个实施例中，神经元2602可以对在神经元输入2604处接收到的信号进行求和或积分。例如，在至少一个实施例中，神经元2602可以实现为有泄漏的积分-触发神经元，其中如果求和(称为“膜电位”)超过阈值，则神经元2602可以使用诸如sigmoid或阈值函数的传递函数来产生输出(或“触发”)。在至少一个实施例中，泄漏的积分-触发神经元可以将在神经元输入2604处接收到的信号求和成膜电位，并且可以应用程序衰减因子(或泄漏)以减小膜电位。在至少一个实施例中，如果在神经元输入2604处接收到足够快以超过阈值的多个输入信号(即，在膜电势衰减得太低而不能触发之前)，则泄漏的积分-触发神经元可能会触发。在至少一个实施例中，神经元2602可以使用接收输入、将输入积分到膜电位、并衰减膜电位的电路或逻辑来实现。在至少一个实施例中，可以对输入求平均，或者可以使用任何其他合适的传递函数。此外，在至少一个实施例中，神经元2602可以包括但不限于当将传递函数应用程序于神经元输入2604的结果超过阈值时在神经元输出2606处产生输出尖峰的比较器电路或逻辑。在至少一个实施例中，一旦神经元2602触发，它可以通过例如将膜电位复位为0或另一合适的默认值来忽略先前接收的输入信息。在至少一个实施例中，一旦膜电位被重置为0，则神经元2602可以在合适的时间段(或修复期)之后恢复正常操作。在至少一个实施例中，神经元2602可以通过突触2608互连。在至少一个实施例中，突触2608可以操作以将从第一神经元2602的输出的信号传输到第二神经元2602的输入。在至少一个实施例中，神经元2602可以在一个以上的突触2608实例上传输信息。在至少一个实施例中，神经元输出2606的一个或更多个实例可以通过突触2608的实例连接到同一神经元2602中神经元输入2604的实例。在至少一个实施例中，相对于突触2608的那个实例，神经元2602的实例产生要在突触2608的实例上传输的输出可以被称为“突触前神经元”。在至少一个实施例中，相对于突触2608的实例，神经元2602的实例接收通过突触2608的实例传输的输入可以被称为“突触后神经元”。在至少一个实施例中，关于突触2608的各种实例，因为神经元2602的实例可以接收来自一个或更多个突触2608实例的输入，并且还可以通过一个或更多个突触2608实例传输输出，因此神经元2602的单个实例可以既是“突触前神经元”又是“突触后神经元”。在至少一个实施例中，神经元2602可以被组织成一层或更多层。神经元2602的每个实例可以具有一个神经元输出2606，该神经元输出2606可以通过一个或更多个突触2608扇出到一个或更多个神经元输入2604。在至少一个实施例中，第一层2610中的神经元2602的神经元输出2606可以连接到第二层2612中的神经元2602的神经元输入2604。在至少一个实施例中，层2610可以被称为“前馈层”。在至少一个实施例中，在第一层2610的实例中神经元2602的每个实例可以扇出到第二层2612中的神经元2602的每个实例。在至少一个实施例中，第一层2610可以被称为“完全连接的前馈层”。在至少一个实施例中，在第二层2612的每个实例中的神经元2602的每个实例扇出到少于在第三层2614中的神经元2602的所有实例。在至少一个实施例中，第二层2612可以被称为“稀疏连接的前馈层”。在至少一个实施例中，第二层2612中的神经元2602可以扇出到多个其他层中的神经元2602，也包括扇出到(同一)第二层2612中的神经元2602。在至少一个实施例中，第二层2612可以被称为“循环层”。神经形态处理器2600可以包括但不限于循环层和前馈层的任何合适的组合，包括但不限于稀疏连接的前馈层和完全连接的前馈层。在至少一个实施例中，神经形态处理器2600可以包括但不限于可重新配置的互连架构或专用硬连线互连，以将突触2608连接到神经元2602。在至少一个实施例中，神经形态处理器2600可以包括但不限于电路或逻辑，其根据神经网络拓扑结构和神经元扇入/扇出，允许根据需要将突触分配给不同神经元2602。例如，在至少一个实施例中，可以使用互连结构(诸如片上网络)或通过专用连接将突触2608连接到神经元2602。在至少一个实施例中，可以使用电路或逻辑来实现突触互连及其组件。在至少一个实施例中，神经形态处理器2600包括一个或更多个电路，用于使用一个或更多个神经网络至少部分地基于对象的多个图像来生成对象的三维(3D)模型。图27示出了根据至少一个实施例的处理系统。在至少一个实施例中，系统2700包括一个或更多个处理器2702和一个或更多个图形处理器2708，并且可以是单处理器台式机系统、多处理器工作站系统或具有大量处理器2702或处理器核心2707的服务器系统。在至少一个实施例中，系统2700是结合在片上系统(SoC)集成电路内的处理平台，以在移动、手持或嵌入式设备使用。在至少一个实施例中，系统2700可以包括或结合在基于服务器的游戏平台中，包括游戏和媒体控制台的游戏控制台、移动游戏控制台、手持游戏控制台或在线游戏控制台。在至少一个实施例中，系统2700是移动电话、智能电话、平板计算设备或移动互联网设备。在至少一个实施例中，处理系统2700还可包括与可穿戴设备耦合或集成在可穿戴设备中，例如智能手表可穿戴设备、智能眼镜设备、增强现实设备或虚拟现实设备。在至少一个实施例中，处理系统2700是电视或机顶盒设备，其具有一个或更多个处理器2702以及由一个或更多个图形处理器2708生成的图形界面。在至少一个实施例中，一个或更多个处理器2702每个包括一个或更多个处理器核心2707，以处理指令，该指令在被执行时执行针对系统和用户软件的操作。在至少一个实施例中，一个或更多个处理器核心2707中的每一个被配置为处理特定指令集2709。在至少一个实施例中，指令集2709可以促进复杂指令集计算(CISC)、精简指令集计算(RISC)，或通过超长指令字(VLIW)进行计算。在至少一个实施例中，处理器核心2707可以各自处理不同的指令集2709，该指令序列可以包括有助于仿真其他指令集的指令。在至少一个实施例中，处理器核心2707还可以包括其他处理设备，例如数字信号处理器(DSP)。在至少一个实施例中，处理器2702包括高速缓存存储器2704。在至少一个实施例中，处理器2702可以具有单个内部高速缓存或多个级别的内部高速缓存。在至少一个实施例中，高速缓存存储器在处理器2702的各个组件之间共享。在至少一个实施例中，处理器2702还使用外部高速缓存(例如，三级(L3)高速缓存或最后一级高速缓存(LLC))(未示出)，可以使用已知的高速缓存一致性技术在处理器核心2707之间共享该外部高速缓存。在至少一个实施例中，处理器2702中另外包括寄存器文件2706，处理器可以包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器和指令指针寄存器)。在至少一个实施例中，寄存器文件2706可以包括通用寄存器或其他寄存器。在至少一个实施例中，一个或更多个处理器2702与一个或更多个接口总线2710耦合，以在处理器2702与系统2700中的其他组件之间传输通信信号，例如地址、数据或控制信号。在至少一个实施例中，接口总线2710在一个实施例中可以是处理器总线，例如直接媒体接口(DMI)总线的版本。在至少一个实施例中，接口2710不限于DMI总线，并且可以包括一个或更多个外围组件互连总线(例如，PCI，PCIExpress)、存储器总线或其他类型的接口总线。在至少一个实施例中，处理器2702包括集成存储器控制器2716和平台控制器集线器2730。在至少一个实施例中，存储器控制器2716促进存储器设备与处理系统2700的其他组件之间的通信，而平台控制器集线器(PCH)2730通过本地I/O总线提供到输入/输出(I/O)设备的连接。在至少一个实施例中，存储器设备2720可以是动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备、相变存储设备或具有适当的性能以用作处理器存储器。在至少一个实施例中，存储设备2720可以用作处理系统2700的系统存储器，以存储数据2722和指令2721，以在一个或更多个处理器2702执行应用程序或过程时使用。在至少一个实施例中，存储器控制器2716还与可选的外部图形处理器2712耦合，其可以与处理器2702中的一个或更多个图形处理器2708通信以执行图形和媒体操作。在至少一个实施例中，显示设备2711可以连接至处理器2702。在至少一个实施例中，显示设备2711可以包括内部显示设备中的一个或更多个，例如在移动电子设备或膝上型设备或通过显示器接口(例如显示端口(DisplayPort)等)连接的外部显示设备中。在至少一个实施例中，显示设备2711可以包括头戴式显示器(HMD)，诸如用于虚拟现实(VR)应用或增强现实(AR)应用中的立体显示设备。在至少一个实施例中，平台控制器集线器2730使外围设备能够通过高速I/O总线连接到存储设备2720和处理器2702。在至少一个实施例中，I/O外围设备包括但不限于音频控制器2746、网络控制器2734、固件接口2728、无线收发器2726、触摸传感器2725、数据存储设备2724(例如，硬盘驱动器、闪存等)。在至少一个实施例中，数据存储设备2724可以经由存储接口(例如，SATA)或经由外围总线来连接，诸如外围组件互连总线(例如，PCI、PCIe)。在至少一个实施例中，触摸传感器2725可以包括触摸屏传感器、压力传感器或指纹传感器。在至少一个实施例中，无线收发器2726可以是Wi-Fi收发器、蓝牙收发器或移动网络收发器，诸如3G、4G或长期演进(LTE)收发器。在至少一个实施例中，固件接口2728使能与系统固件的通信，并且可以是例如统一可扩展固件接口(UEFI)。在至少一个实施例中，网络控制器2734可以启用到有线网络的网络连接。在至少一个实施例中，高性能网络控制器(未示出)与接口总线2710耦合。在至少一个实施例中，音频控制器2746是多通道高清晰度音频控制器。在至少一个实施例中，处理系统2700包括可选的传统(legacy)I/O控制器2740，用于将传统(例如，个人系统2(PS/2))设备耦合到系统。在至少一个实施例中，平台控制器集线器2730还可以连接到一个或更多个通用串行总线(USB)控制器2742，该控制器连接输入设备，诸如键盘和鼠标2743组合、相机2744或其他USB输入设备。在至少一个实施例中，存储器控制器2716和平台控制器集线器2730的实例可以集成到离散的外部图形处理器中，例如外部图形处理器2712。在至少一个实施例中，平台控制器集线器2730和/或存储器控制器2716可以在一个或更多个处理器2702的外部。例如，在至少一个实施例中，系统2700可以包括外部存储器控制器2716和平台控制器集线器2730，其可以配置成在与处理器2702通信的系统芯片组中的存储器控制器集线器和外围控制器集线器。推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，部分或全部推理和/或训练逻辑815可以结合到图形处理器2700中。例如，在至少一个实施例中，本文描述的训练和/或推理技术可以使用一个或更多个ALU，所述ALU体现在3D管线2712中。此外，在至少一个实施例中，本文描述的推理和/或训练操作可以使用除图8A或图8B所示的逻辑之外的逻辑来完成。在至少一个实施例中，权重参数可以存储在片上或片外存储器和/或寄存器(示出或未示出)中，其配置图形处理器2700的ALU，以执行一种或更多种本文所述的机器学习算法、神经网络架构、用例或训练技术。在至少一个实施例中，系统2700包括一个或更多个处理器2702，用于使用一个或更多个神经网络至少部分地基于对象的多个图像来生成对象的三维(3D)模型。图28是根据至少一个实施例的具有一个或更多个处理器核心2802A-2802N、集成存储器控制器2814和集成图形处理器2808的处理器2800的框图。在至少一个实施例中，处理器2800可以包含附加核心，多达并包括以虚线框表示的附加核心2802N。在至少一个实施例中，每个处理器核心2802A-2802N包括一个或更多个内部高速缓存单元2804A-2804N。在至少一个实施例中，每个处理器核心还可以访问一个或更多个共享高速缓存单元2806。在至少一个实施例中，内部高速缓存单元2804A-2804N和共享高速缓存单元2806表示处理器2800内的高速缓存存储器层次结构。在至少一个实施例中，高速缓存存储器单元2804A-2804N可以包括每个处理器核心内的至少一级指令和数据高速缓存以及共享中级高速缓存中的一级或更多级缓存，例如2级(L2)、3级(L3)、4级(L4)或其他级别的高速缓存，其中将外部存储器之前的最高级别的高速缓存归类为LLC。在至少一个实施例中，高速缓存一致性逻辑维持各种高速缓存单元2806和2804A-2804N之间的一致性。在至少一个实施例中，处理器2800还可包括一组一个或更多个总线控制器单元2816和系统代理核心2810。在至少一个实施例中，一个或更多个总线控制器单元2816管理一组外围总线，例如一个或更多个PCI或PCIe总线。在至少一个实施例中，系统代理核心2810为各种处理器组件提供管理功能。在至少一个实施例中，系统代理核心2810包括一个或更多个集成存储器控制器2814，以管理对各种外部存储器设备(未示出)的访问。在至少一个实施例中，一个或更多个处理器核心2802A-2802N包括对多线程同时进行的支持。在至少一个实施例中，系统代理核心2810包括用于在多线程处理期间协调和操作核心2802A-2802N的组件。在至少一个实施例中，系统代理核心2810可以另外包括电源控制单元(PCU)，该电源控制单元包括用于调节处理器核心2802A-2802N和图形处理器2808的一个或更多个电源状态的逻辑和组件。在至少一个实施例中，处理器2800还包括用于执行图处理操作的图形处理器2808。在至少一个实施例中，图形处理器2808与共享高速缓存单元2806和包括一个或更多个集成存储器控制器2814的系统代理核心2810耦合。在至少一个实施例中，系统代理核心2810还包括用于驱动图形处理器输出到一个或更多个耦合的显示器的显示器控制器2811。在至少一个实施例中，显示器控制器2811也可以是经由至少一个互连与图形处理器2808耦合的独立模块，或者可以集成在图形处理器2808内。在至少一个实施例中，基于环的互连单元2812用于耦合处理器2800的内部组件。在至少一个实施例中，可以使用替代性互连单元，例如点对点互连、交换互连或其他技术。在至少一个实施例中，图形处理器2808经由I/O链路2813与环形互连2812耦合。在至少一个实施例中，I/O链路2813代表多种I/O互连中的至少一种，包括促进各种处理器组件与高性能嵌入式存储器模块2818(例如eDRAM模块)之间的通信的封装I/O互连。在至少一个实施例中，处理器核心2802A-2802N和图形处理器2808中的每一个使用嵌入式存储器模块2818作为共享的最后一级高速缓存。在至少一个实施例中，处理器核心2802A-2802N是执行公共指令集架构的同质核心。在至少一个实施例中，处理器核心2802A-2802N在指令集架构(ISA)方面是异构的，其中一个或更多个处理器核心2802A-2802N执行公共指令集，而一个或更多个其他处理器核心2802A-2802N执行公共指令集的子集或不同指令集。在至少一个实施例中，就微架构而言，处理器核心2802A-2802N是异构的，其中具有相对较高功耗的一个或更多个核心与具有较低功耗的一个或更多个功率核心耦合。在至少一个实施例中，处理器2800可以在一个或更多个芯片上实现或被实现为SoC集成电路。推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，部分或全部推理和/或训练逻辑815可以结合到图形处理器2810中。例如，在至少一个实施例中，本文描述的训练和/或推理技术可以使用一个或更多个ALU，所述ALU体现在3D管线2712、一个或更多个图形核心2815A、共享功能逻辑2816、图形核心2815B、共享功能逻辑2820或图28中的其他逻辑中。此外，在至少一个实施例中，本文描述的推理和/或训练操作可以使用除图8A或图8B所示的逻辑之外的逻辑来完成。在至少一个实施例中，权重参数可以存储在片上或片外存储器和/或寄存器(示出或未示出)中，其配置图形处理器2810的ALU以执行一种或更多种本文所述的机器学习算法、神经网络架构、用例或训练技术。在至少一个实施例中，处理器2800包括一个或更多个电路，用于使用一个或更多个神经网络至少部分地基于对象的多个图像来生成对象的三维(3D)模型。图29是图形处理器2900的框图，该图形处理器可以是分立的图形处理单元，或者可以是与多个处理核心集成的图形处理器。在至少一个实施例中，图形处理器2900经由存储器映射的I/O接口与图形处理器2900上的寄存器以及放置在存储器中的命令进行通信。在至少一个实施例中，图形处理器2900包括用于访问存储器的存储器接口2914。在至少一个实施例中，存储器接口2914是到本地存储器、一个或更多个内部高速缓存、一个或更多个共享的外部高速缓存和/或到系统存储器的接口。在至少一个实施例中，图形处理器2900还包括用于将显示输出数据驱动到显示设备2920的显示控制器2902。在至少一个实施例中，显示控制器2902包括用于显示设备2920的一个或更多个覆盖平面的硬件以及多层视频或用户接口元素的组合。在至少一个实施例中，显示设备2920可以是内部或外部显示设备。在至少一个实施例中，显示设备2920是头戴式显示设备，例如虚拟现实(VR)显示设备或增强现实(AR)显示设备。在至少一个实施例中，图形处理器2900包括视频编解码器引擎2906，以将媒体编码、解码或转码为一种或更多种媒体编码格式，从一种或更多种媒体编码格式编码、解码或转码，或在一种或更多种媒体编码格式之间进行编码、解码或转码，所述媒体编码格式包括但不限于运动图像专家组(MPEG)格式(例如MPEG-2)，高级视频编码(AVC)格式(例如H.264/MPEG-4AVC，以及美国电影电视工程师协会(SMPTE)421M/VC-1)和联合图像专家组(JPEG)格式(例如JPEG)和MotionJPEG(MJPEG)格式。在至少一个实施例中，图形处理器2900包括块图像传送(BLIT)引擎2904，以执行二维(2D)光栅化器操作，包括例如位边界块传送。但是，在至少一个实施例中，使用图形处理引擎(GPE)2910的一个或更多个组件来执行2D图形操作。在至少一个实施例中，GPE2910是用于执行图形操作(包括三维(3D)图形操作和媒体操作)的计算引擎。在至少一个实施例中，GPE2910包括用于执行3D操作的3D管线2912，例如使用对3D图元形状(例如，矩形、三角形等)进行操作的处理功能来渲染三维图像和场景。3D管线2912包括执行各种任务和/或产生到3D/媒体子系统2915的执行线程的可编程和固定功能元素。虽然3D管线2912可用于执行媒体操作，但是在至少一个实施例中，GPE2910还包括媒体管线2916，其用于执行媒体操作，诸如视频后处理和图像增强。在至少一个实施例中，媒体管线2916包括固定功能或可编程逻辑单元，用于执行一种或更多种专门的媒体操作，例如视频解码加速，视频去隔行和视频编码加速，代替或代表视频编解码器引擎2906。在至少一个实施例中，媒体管线2916还包括线程产生单元，用于产生线程以在3D/媒体子系统2915上执行。在至少一个实施例中，产生的线程在3D/媒体子系统2915中包含的一个或更多个图形执行单元上执行媒体操作的计算。在至少一个实施例中，3D/媒体子系统2915包括用于执行3D管线2912和媒体管线2916产生的线程的逻辑。在至少一个实施例中，3D管线2912和媒体管线2916将线程执行请求发送到3D/媒体子系统2915，其包括用于仲裁各种请求并将其分派给可用线程执行资源的线程分派逻辑。在至少一个实施例中，执行资源包括用于处理3D和媒体线程的图形执行单元的阵列。在至少一个实施例中，3D/媒体子系统2915包括用于线程指令和数据的一个或更多个内部高速缓存。在至少一个实施例中，子系统2915还包括共享存储器，其包括寄存器和可寻址存储器，以在线程之间共享数据并存储输出数据。推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，可以将推理和/或训练逻辑815的部分或全部合并到处理器2900中。例如，在至少一个实施例中，本文描述的训练和/或推理技术可以使用3D管线2912中包含的一个或更多个ALU。此外，在至少一个实施例中，本文描述的推理和/或训练操作可以使用除图8A或图8B所示的逻辑以外的逻辑来完成。在至少一个实施例中，权重参数可以存储在片上或片外存储器和/或寄存器(示出或未示出)中，其配置图形处理器2900的ALU以执行一种或更多种机器学习算法、神经网络架构、用例或本文介绍的训练技术。在至少一个实施例中，图形处理器2900包括一个或更多个电路，用于使用一个或更多个神经网络至少部分地基于对象的多个图像来生成对象的三维(3D)模型。图30是根据至少一个实施例的图形处理器的图形处理引擎3010的框图。在至少一个实施例中，图形处理引擎(GPE)3010是图29中所示的GPE2910的版本。在至少一个实施例中，媒体管线2916是可选的，并且可以不显式地包括在GPE3010中。在至少一个实施例中，单独的媒体和/或图像处理器耦合到GPE3010。在至少一个实施例中，GPE3010耦合到或包括命令流转化器3003，其向3D管线2912和/或媒体管线2916提供命令流。在至少一个实施例中，命令流转化器3003耦合到存储器，所述存储器可以是系统存储器，也可以是内部高速缓存存储器和共享高速缓存存储器中的一个或更多个。在至少一个实施例中，命令流转化器3003从存储器接收命令，并且将命令发送到3D管线2912和/或媒体管线2916。在至少一个实施例中，命令是从环形缓冲区中获取的指令、基元或微操作，该环形缓冲区存储用于3D管线2912和媒体管线2916的命令。在至少一个实施例中，环形缓冲区还可以包括存储各批多个命令的批命令缓冲区。在至少一个实施例中，用于3D管线2912的命令还可以包括对存储在存储器中的数据的引用，例如但不限于用于3D管线2912的顶点和几何数据和/或用于媒体管线2916的图像数据和存储器对象。在至少一个实施例中，3D管线2912和媒体管线2916通过执行操作或通过将一个或更多个执行线程分派到图形核心阵列3014，来处理命令和数据。在至少一个实施例中，图形核心阵列3014包括一个或更多个图形核心块(例如，一个或更多个图形核心3015A、一个或更多个图形核心3015B)，每个块包括一个或更多个图形核心。在至少一个实施例中，每个图形核心包括一组图形执行资源，所述图形执行资源包括通用和图形特定的执行逻辑，用于执行图形和计算操作，以及固定功能纹理处理和/或机器学习和人工智能加速逻辑，包括图8A和图8B中的推理和/或训练逻辑815。在至少一个实施例中，3D管线2912包括固定功能和可编程逻辑，用于通过处理指令并将执行线程分派到图形核心阵列3014，来处理一个或更多个着色器程序，例如顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器或其他着色器程序。在至少一个实施例中，图形核心阵列3014提供统一的执行资源块，所述执行资源块用于处理着色器程序。在至少一个实施例中，在图形核心阵列3014的图形核心3015A-3015B内的多用途执行逻辑(例如，执行单元)包括对各种3DAPI着色器语言的支持，并且可以执行与多个着色器关联的多个同时执行线程。在至少一个实施例中，图形核心阵列3014还包括执行逻辑，用于执行媒体功能，诸如视频和/或图像处理。在至少一个实施例中，除了图形处理操作之外，执行单元还包括可编程以执行并行通用计算操作的通用逻辑。在至少一个实施例中，输出数据可以将数据输出到统一返回缓冲区(URB)3018中的存储器，所述输出数据由在图形核心阵列3014上执行的线程生成。URB3018可以存储多个线程的数据。在至少一个实施例中，URB3018可以用于在图形核心阵列3014上执行的不同线程之间发送数据。在至少一个实施例中，URB3018还可用于图形核心阵列3014上的线程与共享功能逻辑3020内的固定功能逻辑之间的同步。在至少一个实施例中，图形核心阵列3014是可缩放的，使得图形核心阵列3014包括可变数量的图形核心，每个图形核心具有基于GPE3010的目标功率和性能水平的可变数量的执行单元。在至少一个实施例中，执行资源是动态可伸缩的，使得执行资源可以根据需要被启用或禁用。在至少一个实施例中，图形核心阵列3014耦合到共享功能逻辑3020，该共享功能逻辑包括在图形核心阵列3014中的图形核心之间共享的多个资源。在至少一个实施例中，由共享功能逻辑3020执行的共享功能体现在向图形核心阵列3014提供专门的补充功能的硬件逻辑单元中。在至少一个实施例中，共享功能逻辑3020包括但不限于采样器3021、数学3022和线程间通信(ITC)逻辑3023。在至少一个实施例中，一个或更多个高速缓存3025被包含在或耦合到共享功能逻辑3020中。在至少一个实施例中，如果对专用功能的需求不足以包含在图形核心阵列3014中，则使用共享功能。在至少一个实施例中，专用功能的单个实例在共享功能逻辑3020中使用，并且在图形核心阵列3014内的其他执行资源之间共享。在至少一个实施例中，共享功能逻辑3020内由图形核心阵列3014广泛使用的特定共享功能可以包括在图形核心阵列3014内的共享功能逻辑3016内。在至少一个实施例中，图形核心阵列3014内的共享功能逻辑3016可包括共享功能逻辑3020内的一些或全部逻辑。在至少一个实施例中，共享功能逻辑3020内的所有逻辑元件可在图形核心阵列3014的共享功能逻辑3016内复制。在至少一个实施例中，排除共享功能逻辑3020，以支持图形核心阵列3014内的共享功能逻辑3016。推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图8A和/或8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，部分或全部推理和/或训练逻辑815可以结合到图形处理器2900中。例如，在至少一个实施例中，本文描述的训练和/或推理技术可以使用一个或更多个ALU，所述ALU体现在3D管线2912、一个或更多个图形核心3015A、共享功能逻辑3016、一个或更多个图形核心3015B、共享功能逻辑3020或图30中的其他逻辑中。此外，在至少一个实施例中，本文描述的推理和/或训练操作可以使用除图8A或图8B所示的逻辑之外的逻辑来完成。在至少一个实施例中，权重参数可以存储在片上或片外存储器和/或寄存器(示出或未示出)中，其配置图形处理器3010的ALU，以执行一种或更多种本文所述的机器学习算法、神经网络架构、用例或训练技术。在至少一个实施例中，由图形处理器3010的ALU执行推理和/或训练操作，以使用一个或更多个神经网络至少部分地基于对象的多个图像来生成对象的三维(3D)模型。图31是根据本文所述的至少一个实施例的图形处理器核心3100的硬件逻辑的框图。在至少一个实施例中，图形处理器核心3100被包括在图形核心阵列内。在至少一个实施例中，图形处理器核心3100(有时称为核心切片)可以是模块化图形处理器内的一个或更多个图形核心。在至少一个实施例中，图形处理器核心3100是一个图形核心切片的示例，并且本文所述的图形处理器可以基于目标功率和性能包络线包括多个图形核心切片。在至少一个实施例中，每个图形核心3100可以包括与多个子核心3101A-3101F耦合的固定功能块3130，也称为子切片，其包括通用和固定功能逻辑的模块块。在至少一个实施例中，固定功能块3130包括几何/固定功能管线3136，例如，在较低性能和/或较低功率的图形处理器实施方式中，该几何和固定功能管线3136可以由图形处理器3100中的所有子核心共享。在至少一个实施例中，几何/固定功能管线3136包括3D固定功能管线、视频前端单元，线程产生器和线程分派器以及管理统一返回缓冲区的统一返回缓冲区管理器。在固定的至少一个实施例中，固定功能块3130还包括图形SoC接口3137、图形微控制器3138和媒体管线3139。图形SoC接口3137提供了图形核心3100以及片上集成电路系统中的其他处理器核心之间的接口。在至少一个实施例中，图形微控制器3138是可编程子处理器，其可配置为管理图形处理器3100的各种功能，包括线程分派、调度和抢占。在至少一个实施例中，媒体管线3139包括有助于对包括图像和视频数据的多媒体数据进行解码、编码、预处理和/或后处理的逻辑。在至少一个实施例中，媒体管线3139经由对子核心3101A-3101F内的计算或采样逻辑的请求来实现媒体操作。在至少一个实施例中，SoC接口3137使图形核心3100能够与通用应用程序处理器核心(例如，CPU)和/或SoC内的其他组件通信，包括存储器层次结构元素，诸如共享的最后一级高速缓存、系统RAM和/或嵌入式片上或封装DRAM。在至少一个实施例中，SoC接口3137还可以使得能够与SoC内的固定功能设备(例如，相机成像管线)进行通信，并且使得能够使用和/或实现可以在图形核心3100和SoC内部的CPU之间共享的全局存储器原子。在至少一个实施例中，SoC接口3137还可以实现用于图形核心3100的电源管理控制，并且实现图形核心3100的时钟域与SoC内的其他时钟域之间的接口。在至少一个实施例中，SoC接口3137使得能够从命令流转化器和全局线程分派器接收命令缓冲区，其配置为向图形处理器内的一个或更多个图形核心中的每一个提供命令和指令。在至少一个实施例中，当要执行媒体操作时，可以将命令和指令分派给媒体管线3139，或者当要执行图形处理操作时，可以将其分配给几何形状和固定功能管线(例如，几何形状和固定功能管线3136，几何形状和固定功能管线3114)。在至少一个实施例中，图形微控制器3138可以配置为对图形核心3100执行各种调度和管理任务。在至少一个实施例中，图形微控制器3138可以在子核心3101A-3101F中的执行单元(EU)阵列3102A-3102F、3104A-3104F内的各种图形并行引擎上执行图形和/或计算工作负载调度。在至少一个实施例中，在包括图形核心3100的SoC的CPU核心上执行的主机软件可以提交多个图形处理器门铃(doorbell)之一的工作负载，其调用适当的图形引擎上的调度操作。在至少一个实施例中，调度操作包括确定接下来要运行哪个工作负载、将工作负载提交给命令流转化器、抢先在引擎上运行的现有工作负载、监控工作负载的进度以及在工作负载完成时通知主机软件。在至少一个实施例中，图形微控制器3138还可以促进图形核心3100的低功率或空闲状态，从而为图形核心3100提供在图形核心3100内独立于操作系统和/或系统上的图形驱动程序软件的跨低功率状态转换的保存和恢复寄存器的能力。在至少一个实施例中，图形核心3100可以具有比所示的子核心3101A-3101F多或少达N个模块化子核心。对于每组N个子核心，在至少一个实施例中，图形核心3100还可以包括共享功能逻辑3110、共享和/或高速缓存存储器3112、几何/固定功能管线3114以及附加的固定功能逻辑3116以加速各种图形和计算处理操作。在至少一个实施例中，共享功能逻辑3110可以包括可由图形核心3100内的每个N个子核心共享的逻辑单元(例如，采样器、数学和/或线程间通信逻辑)。共享和/或高速缓存存储器3112可以是图形核心3100内的N个子核心3101A-3101F的最后一级高速缓存，并且还可以用作可由多个子核心访问的共享存储器。在至少一个实施例中，可以包括几何/固定功能管线3114来代替固定功能块3130内的几何/固定功能管线3136，并且可以包括相同或相似的逻辑单元。在至少一个实施例中，图形核心3100包括附加的固定功能逻辑3116，其可以包括供图形核心3100使用的各种固定功能加速逻辑。在至少一个实施例中，附加的固定功能逻辑3116包括用于仅位置着色中使用的附加的几何管线。在仅位置着色中，存在至少两个几何管线，而在几何/固定功能管线3116、3136内的完整几何管线和剔除管线中，其是可以包括在附加的固定功能逻辑3116中的附加几何管线。在至少一个实施例中，剔除管线是完整几何管线的修整版。在至少一个实施例中，完整管线和剔除管线可以执行应用程序的不同实例，每个实例具有单独的上下文。在至少一个实施例中，仅位置着色可以隐藏被丢弃的三角形的长剔除运行，从而在某些情况下可以更早地完成着色。例如，在至少一个实施例中，附加固定功能逻辑3116中的剔除管线逻辑可以与主应用程序并行执行位置着色器，并且通常比完整管线更快地生成关键结果，因为剔除管线获取并遮蔽顶点的位置属性，无需执行光栅化和将像素渲染到帧缓冲区。在至少一个实施例中，剔除管线可以使用生成的临界结果来计算所有三角形的可见性信息，而与这些三角形是否被剔除无关。在至少一个实施例中，完整管线(在这种情况下可以称为重播管线)可以消耗可见性信息来跳过剔除的三角形以仅遮盖最终传递到光栅化阶段的可见三角形。在至少一个实施例中，附加的固定功能逻辑3116还可包括机器学习加速逻辑，例如固定功能矩阵乘法逻辑，用于实现包括用于机器学习训练或推理的优化。在至少一个实施例中，在每个图形子核心3101A-3101F内包括一组执行资源，其可用于响应于图形管线、媒体管线或着色器程序的请求来执行图形、媒体和计算操作。在至少一个实施例中，图形子核心3101A-3101F包括多个EU阵列3102A-3102F、3104A-3104F，线程分派和线程间通信(TD/IC)逻辑3103A-3103F，3D(例如，纹理)采样器3105A-3105F，媒体采样器3106A-3106F，着色器处理器3107A-3107F和共享本地存储器(SLM)3108A-3108F。EU阵列3102A-3102F、3104A-3104F每个都包含多个执行单元，这些执行单元是通用图形处理单元，能够为图形、媒体或计算操作提供服务，执行浮点和整数/定点逻辑运算，包括图形、媒体或计算着色器程序。在至少一个实施例中，TD/IC逻辑3103A-3103F为子核心内的执行单元执行本地线程分派和线程控制操作，并促进在子核心的执行单元上执行的线程之间的通信。在至少一个实施例中，3D采样器3105A-3105F可以将与纹理或其他3D图形相关的数据读取到存储器中。在至少一个实施例中，3D采样器可以基于与给定纹理相关联的配置的采样状态和纹理格式来不同地读取纹理数据。在至少一个实施例中，媒体采样器3106A-3106F可以基于与媒体数据相关联的类型和格式来执行类似的读取操作。在至少一个实施例中，每个图形子核心3101A-3101F可以可替代地包括统一的3D和媒体采样器。在至少一个实施例中，在每个子核心3101A-3101F内的执行单元上执行的线程可以利用每个子核心内的共享本地存储器3108A-3108F，以使在线程组内执行的线程能够使用片上存储器的公共池来执行。推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815的部分或全部可以被合并到图形处理器3110中。例如，在至少一个实施例中，本文描述的训练和/或推理技术可以使用在3D管线3110、图形微控制器3138、几何和固定功能管线3114和3136或图28的其他逻辑中体现的一个或更多个ALU。此外，在至少一个实施例中，本文描述的推理和/或训练操作可以使用除图8A或图8B所示的逻辑以外的逻辑来完成。在至少一个实施例中，权重参数可以存储在片上或片外存储器和/或寄存器(示出或未示出)中，其配置图形处理器3100的ALU以执行一种或更多种本文介绍的机器学习算法、神经网络架构、用例或训练技术。在至少一个实施例中，图形处理核心3100包括一个或更多个电路，用于使用一个或更多个神经网络至少部分地基于对象的多个图像来生成对象的三维(3D)模型。图32A-32B示出了根据至少一个实施例的包括图形处理器核心的处理元件的阵列的线程执行逻辑3200。图32A示出了至少一个实施例，其中使用了线程执行逻辑3200。图32B示出了根据至少一个实施例的执行单元的示例性内部细节。如图32A中所示，在至少一个实施例中，线程执行逻辑3200包括着色器处理器3202、线程分派器3204、指令高速缓存3206、包括多个执行单元3208A-3208N的可缩放执行单元阵列、采样器3210、数据高速缓存3212和数据端口3214。在至少一个实施例中，可缩放执行单元阵列可以例如基于工作负载的计算要求，通过启用或禁用一个或更多个执行单元(例如，执行单元3208A、3208B、3208C、3208D、至3208N-1和3208N中的任意一个)来动态缩放。在至少一个实施例中，可缩放执行单元通过链路到每个执行单元的互连结构互连。在至少一个实施例中，线程执行逻辑3200包括通过指令高速缓存3206、数据端口3214、采样器3210和执行单元3208A-3208N中的一个或更多个到存储器(诸如系统存储器或高速缓存存储器)的一个或更多个连接。在至少一个实施例中，每个执行单元(例如3208A)是独立的可编程通用计算单元，其能够执行多个同时的硬件线程，同时针对每个线程并行处理多个数据元素。在至少一个实施例中，执行单元3208A-3208N的阵列可缩放以包括任意数量的单独执行单元。在至少一个实施例中，执行单元3208A-3208N主要用于执行着色器程序。在至少一个实施例中，着色器处理器3202可以处理各种着色器程序并经由线程分派器3204来分派与着色器程序相关联的执行线程。在至少一个实施例中，线程分派器3204包括用于仲裁来自图形和媒体管线的线程初始化庆祝以及在执行单元3208A-3208N中的一个或更多个执行单元上实例化请求的线程的逻辑。例如，在至少一个实施例中，几何管线可以将顶点、镶嵌或几何着色器分派到线程执行逻辑以进行处理。在至少一个实施例中，线程分派器3204还可以处理来自执行着色器程序的运行时线程产生请求。在至少一个实施例中，执行单元3208A-3208N支持一种指令集，该指令集包括对许多标准3D图形着色器指令的本机支持，从而使图形库(例如Direct3D和OpenGL)中的着色器程序只需最少的转换即可执行。在至少一个实施例中，执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)和通用处理(例如，计算和媒体着色器)。在至少一个实施例中，每个执行单元3208A-3208N包括一个或更多个算术逻辑单元(ALU)，能够执行多发出单指令多数据(SIMD)，并且多线程操作实现了高效的执行上下文尽管有更高的延迟存储器访问。在至少一个实施例中，每个执行单元内的每个硬件线程具有专用的高带宽寄存器文件和相关的独立线程状态。在至少一个实施例中，执行是每个时钟到管线的多次发出，管线能够进行整数、单精度和双精度浮点运算、SIMD分支功能、逻辑运算、先验运算和其他其他运算。在至少一个实施例中，在等待来自存储器或共享功能之一的数据时，执行单元3208A-3208N内的依赖性逻辑使等待线程休眠直到返回了所请求的数据。在至少一个实施例中，当等待线程正在休眠时，硬件资源可以专用于处理其他线程。例如，在至少一个实施例中，在与顶点着色器操作相关联的延迟期间，执行单元可以对像素着色器、片段着色器或另一类型的着色器程序(包括不同的顶点着色器)执行操作。在至少一个实施例中，执行单元3208A-3208N中的每一个执行单元在数据元素的阵列上进行操作。在至少一个实施例中，多个数据元素是“执行大小”或指令的通道数。在至少一个实施例中，执行通道是用于指令内的数据元素访问、屏蔽和流控制的执行的逻辑单元。在至少一个实施例中，多个通道可以独立于用于特定图形处理器的多个物理算术逻辑单元(ALU)或浮点单元(FPU)。在至少一个实施例中，执行单元3208A-3208N支持整数和浮点数据类型。在至少一个实施例中，执行单元指令集包括SIMD指令。在至少一个实施例中，各种数据元素可以作为封装数据类型存储在寄存器中，并且执行单元将基于那些元素的数据大小来处理各种元素。例如，在至少一个实施例中，当对256位宽的向量进行操作时，将向量的256位存储在寄存器中，并且执行单元对向量进行操作，作为四个单独的64位封装数据元素(四字(QW)大小数据元素)、八个单独的32位封装数据元素(双字(DW)大小数据元素)、十六个单独的16位封装数据元素(单词(W)大小数据元素)或三十二个单独的8位数据元素(字节(B)大小的数据元素)。然而，在至少一个实施例中，不同的向量宽度和寄存器大小是可能的。在至少一个实施例中，一个或更多个执行单元可以被组合成具有融合EU共用的线程控制逻辑(3207A-3207N)的融合执行单元3209A-3209N。在至少一个实施例中，可以将多个EU合并成一个EU组。在至少一个实施例中，融合EU组中的EU的数量可以配置为执行单独的SIMD硬件线程。融合EU组中的EU的数量可能根据各个实施例而变化。在至少一个实施例中，每个EU可以执行各种SIMD宽度，包括但不限于SIMD8、SIMD16和SIMD32。在至少一个实施例中，每个融合图形执行单元3209A-3209N包括至少两个执行单元。例如，在至少一个实施例中，融合执行单元3209A包括第一EU3208A、第二EU3208B以及第一EU3208A和第二EU3208B共有的线程控制逻辑3207A。在至少一个实施例中，线程控制逻辑3207A控制在融合图形执行单元3209A上执行的线程，从而允许融合执行单元3209A-3209N内的每个EU使用公共指令指针寄存器来执行。在至少一个实施例中，一个或更多个内部指令高速缓存(例如3206)被包括在线程执行逻辑3200中以高速缓存用于执行单元的线程指令。在至少一个实施例中，包括一个或更多个数据高速缓存(例如3212)以在线程执行期间高速缓存线程数据。在至少一个实施例中，包括采样器3210以提供用于3D操作的纹理采样和用于媒体操作的媒体采样。在至少一个实施例中，采样器3210包括专门的纹理或媒体采样功能，以在将采样数据提供给执行单元之前在采样过程中处理纹理或媒体数据。在执行期间，在至少一个实施例中，图形和媒体管线通过线程产生和分派逻辑将线程发起请求发送到线程执行逻辑3200。在至少一个实施例中，一旦一组几何对象已经被处理并光栅化成像素数据，则在着色器处理器3202内的像素处理器逻辑(例如，像素着色器逻辑、片段着色器逻辑等)被调用以进一步计算输出信息并且导致将结果写入输出表面(例如，颜色缓冲区、深度缓冲区、模板缓冲区等)。在至少一个实施例中，像素着色器或片段着色器计算要在光栅化对象上插值的各种顶点属性的值。在至少一个实施例中，着色器处理器3202内的像素处理器逻辑然后执行应用程序接口(API)提供的像素或片段着色器程序。在至少一个实施例中，为了执行着色器程序，着色器处理器3202经由线程分派器3204将线程分派到执行单元(例如3208A)。在至少一个实施例中，着色器处理器3202使用采样器3210中的纹理采样逻辑来访问存储在存储器中的纹理贴图中的纹理数据。在至少一个实施例中，对纹理数据和输入几何数据的算术运算为每个几何片段计算像素颜色数据，或者丢弃一个或更多个像素以进行进一步处理。在至少一个实施例中，数据端口3214提供了一种用于线程执行逻辑3200的存储器访问机制，以将处理后的数据输出到存储器以在图形处理器输出管线上进行进一步处理。在至少一个实施例中，数据端口3214包括或耦合到一个或更多个高速缓存存储器(例如，数据高速缓存3212)以高速缓存数据以便经由数据端口进行存储器访问。如图32B所示，在至少一个实施例中，图形执行单元3208可以包括指令获取单元3237、通用寄存器文件阵列(GRF)3224、架构寄存器文件阵列(ARF)3226、线程仲裁器3222、发送单元3230、分支单元3232、一组SIMD浮点单元(FPU)3232，以及在至少一个实施例中，一组专用整数SIMDALU3235。GRF3224和ARF3226包括一组与可以在图形执行单元3208中活跃的每个同时硬件线程相关联的通用寄存器文件和架构寄存器文件。在至少一个实施例中，在ARF3226中维护每个线程架构状态，而在线程执行期间使用的数据存储在GRF3224中。在至少一个实施例中，每个线程的执行状态，包括每个线程的指令指针，可以被保存在ARF3226中的线程专用寄存器中。在至少一个实施例中，图形执行单元3208具有一种架构，该架构是同时多线程(SMT)和细粒度交错多线程(IMT)的组合。在至少一个实施例中，架构具有模块化配置，该模块化配置可以在设计时基于同时线程的目标数量和每个执行单元的寄存器数量来进行微调，其中执行单元资源在用于执行多个同时线程的逻辑上分配。在至少一个实施例中，图形执行单元3208可以共同发布多个指令，每个指令可以是不同的指令。在至少一个实施例中，图形执行单元线程3208的线程仲裁器3222可以将指令分派到发送单元3230、分支单元3242或SIMDFPU3234之一以供执行。在至少一个实施例中，每个执行线程可以访问GRF3224中的128个通用寄存器，其中每个寄存器可以存储32个字节，可以作为32位数据元素的SIMD8元素向量进行访问。在至少一个实施例中，每个执行单元线程可以访问GRF3224中的4KB，尽管实施例不限于此，并且在其他实施例中可以提供更多或更少的寄存器资源。在至少一个实施例中，尽管每个执行单元的线程数量也可以根据实施例而变化，但是最多可以同时执行七个线程。在其中七个线程可以访问4KB的至少一个实施例中，GRF3224可以存储总共28KB。在至少一个实施例中，灵活的寻址模式可以允许将寄存器一起寻址以有效地建立更宽的寄存器或表示跨步的矩形块数据结构。在至少一个实施例中，经由由消息传递发送单元3230执行的“发送”指令来调度存储器操作、采样器操作和其他更长延迟的系统通信。在至少一个实施例中，将分支指令分派到专用分支单元3232促进SIMD发散和最终收敛。在至少一个实施例中，图形执行单元3208包括一个或更多个SIMD浮点单元(FPU)3234，以执行浮点操作。在至少一个实施例中，一个或更多个FPU3234还支持整数计算。在至少一个实施例中，一个或更多个FPU3234可以SIMD执行多达M个32位浮点(或整数)运算，或者SIMD执行多达2M个16位整数或16位浮点运算。在至少一个实施例中，一个或更多个FPU中的至少一个提供扩展的数学能力以支持高吞吐量的先验数学函数和双精度64位浮点。在至少一个实施例中，还存在一组8位整数SIMDALU3235，并且可以被专门优化以执行与机器学习计算相关的操作。在至少一个实施例中，可以在图形子核心分组(例如，子切片)中实例化图形执行单元3208的多个实例的阵列。在至少一个实施例中，执行单元3208可以跨多个执行通道执行指令。在至少一个实施例中，在图形执行单元3208上执行的每个线程在不同的通道上执行。推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。下面结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，推理和/或训练逻辑815的部分或全部可以被结合到执行逻辑3200中。此外，在至少一个实施例中，可以使用除了图8A或图8B中所示的逻辑之外的逻辑来完成在此描述的推理和/或训练操作。在至少一个实施例中，权重参数可以存储在片上或片外存储器和/或寄存器(示出或未示出)中，其配置执行逻辑3200的ALU以执行一种或更多种机器学习算法、神经网络架构、用例或本文介绍的训练技术。在至少一个实施例中，如上所述，使用推理和/或训练逻辑815来使用一个或更多个神经网络至少部分地基于对象的多个图像来生成对象的三维(3D)模型。图33示出了根据至少一个实施例的并行处理单元(“PPU”)3300。在至少一个实施例中，PPU3300配置有机器可读代码，该机器可读代码如果由PPU3300执行，则使得PPU3300执行贯穿本公开描述的一些或全部过程和技术。在至少一个实施例中，PPU3300是在一个或更多个集成电路设备上实现的多线程处理器，并且利用多线程作为被设计为处理在多个线程上并行执行的计算机可读指令(也称为机器可读指令或简单的指令)的延迟隐藏技术。在至少一个实施例中，线程是指执行线程，并且是被配置为由PPU3300执行的一组指令的实例。在至少一个实施例中，PPU3300是图形处理单元(“GPU”)，图形处理单元配置为实现用于处理三维(“3D”)图形数据的图形渲染管线，以便生成用于在显示设备(诸如液晶显示器(“LCD”)设备)上显示的二维(“2D”)图像数据。在至少一个实施例中，PPU3300用于执行计算，诸如线性代数运算和机器学习运算。图33仅出于说明性目的示出了示例并行处理器，并且应被解释为在本公开的范围内设想的处理器架构的非限制性示例，并且可以采用任何适当的处理器来对其进行补充和/或替代。在至少一个实施例中，一个或更多个PPU3300配置成加速高性能计算(“HPC”)、数据中心和机器学习应用程序。在至少一个实施例中，PPU3300配置成加速深度学习系统和应用程序，包括以下非限制性示例：自动驾驶汽车平台、深度学习、高精度语音、图像、文本识别系统、智能视频分析、分子模拟、药物发现、疾病诊断、天气预报、大数据分析、天文学、分子动力学模拟、财务建模、机器人技术、工厂自动化、实时语言翻译、在线搜索优化以及个性化用户推荐等。在至少一个实施例中，PPU3300包括但不限于输入/输出(“I/O”)单元3306、前端单元3310、调度器单元3312、工作分配单元3314、集线器3316、交叉开关(“Xbar”)3320、一个或更多个通用处理集群(“GPC”)3318和一个或更多个分区单元(“存储器分区单元”)3322。在至少一个实施例中，PPU3300通过一个或更多个高速GPU互连(“GPU互连”)3308连接到主机处理器或其他PPU3300。在至少一个实施例中，PPU3300通过互连3302连接到主机处理器或其他外围设备。在一实施例中，PPU3300连接到包括一个或更多个存储器设备(“存储器”)3304的本地存储器。在至少一个实施例中，存储器设备3304包括但不限于一个或更多个动态随机存取存储器(“DRAM”)设备。在至少一个实施例中，一个或更多个DRAM设备配置和/或可配置为高带宽存储器(“HBM”)子系统，并且在每个设备内堆叠有多个DRAM管芯。在至少一个实施例中，高速GPU互连3308可以指代系统使用其来进行缩放的基于线的多通道通信链路，并包括与一个或更多个中央处理单元结合的一个或更多个PPU3300(“CPU”)，支持PPU3300和CPU之间的缓存相干以及CPU主控。在至少一个实施例中，高速GPU互连3308通过集线器3316将数据和/或命令传输到PPU3300的其他单元，例如一个或更多个复制引擎、视频编码器、视频解码器、电源管理单元和/或在图33中可能未明确示出的其他组件。在至少一个实施例中，I/O单元3306配置为通过系统总线3302从主机处理器(图33中未示出)发送和接收通信(例如，命令、数据)。在至少一个实施例中，I/O单元3306直接通过系统总线3302或通过一个或更多个中间设备(例如存储器桥)与主机处理器通信。在至少一个实施例中，I/O单元3306可以经由系统总线3302与一个或更多个其他处理器(例如一个或更多个PPU3300)通信。在至少一个实施例中，I/O单元3306实现外围组件互连Express(“PCIe”)接口，用于通过PCIe总线进行通信。在至少一个实施例中，I/O单元3306实现用于与外部设备通信的接口。在至少一个实施例中，I/O单元3306对经由系统总线3302接收的分组进行解码。在至少一个实施例中，至少一些分组表示被配置为使PPU3300执行各种操作的命令。在至少一个实施例中，I/O单元3306如命令所指定的那样将解码的命令发送到PPU3300的各种其他单元。在至少一个实施例中，命令被发送到前端单元3310和/或被发送到集线器3316或PPU3300的其他单元，例如一个或更多个复制引擎、视频编码器、视频解码器、电源管理单元等(图33中未明确示出)。在至少一个实施例中，I/O单元3306配置为在PPU3300的各种逻辑单元之间路由通信。在至少一个实施例中，由主机处理器执行的程序在缓冲区中对命令流进行编码，该缓冲区将工作负载提供给PPU3300以进行处理。在至少一个实施例中，工作负载包括指令和要由那些指令处理的数据。在至少一个实施例中，缓冲区是可由主机处理器和PPU3300两者访问(例如，读/写)的存储器中的区域—主机接口单元可以配置为访问经由I/O单元3306通过系统总线3302传输的存储器请求连接到系统总线3302的系统存储器中的缓冲区。在至少一个实施例中，主机处理器将命令流写入缓冲区，然后将指示命令流开始的指针发送给PPU3300，使得前端单元3310接收指向一个或更多个命令流指针并管理一个或更多个命令流，从命令流中读取命令并将命令转发到PPU3300的各个单元。在至少一个实施例中，前端单元3310耦合到调度器单元3312，该调度器单元3312配置各种GPC3318以处理由一个或更多个命令流定义的任务。在至少一个实施例中，调度器单元3312配置为跟踪与调度器单元3312管理的各种任务有关的状态信息，其中状态信息可以指示任务被分配给哪个GPC3318，任务是活跃的还是非活跃的，与任务相关联的优先级等等。在至少一个实施例中，调度器单元3312管理在一个或更多个GPC3318上执行的多个任务。在至少一个实施例中，调度器单元3312耦合到工作分配单元3314，该工作分配单元3314配置为分派任务以在GPC3318上执行。在至少一个实施例中，工作分配单元3314跟踪从调度器单元3312接收到的多个调度任务并且工作分配单元3314管理每个GPC3318的待处理任务池和活动任务池。在至少一个实施例中，待处理任务池包括多个时隙(例如32个时隙)，这些时隙包含分配给要由特定的GPC3318处理的任务；活动任务池可包括用于由GPC3318主动处理的任务的多个时隙(例如4个时隙)，以使随着GPC3318中的一个完成任务的执行，该任务将从GPC3318的活动任务池中逐出，并且从待处理任务池中选择其他任务之一，并安排其在GPC3318上执行。在至少一个实施例中，如果活动任务在GPC3318上处于空闲状态，例如在等待数据依赖性解决时，则活动任务从GPC3318中驱逐并返回到待处理任务池，同时选择了待处理任务池中的另一个任务并调度在GPC3318上执行。在至少一个实施例中，工作分配单元3314经由XBar3320与一个或更多个GPC3318通信。在至少一个实施例中，XBar3320是互连网络，其将PPU3300的许多单元耦合到PPU3300的其他单元，并且可以配置为将工作分配单元3314耦合到特定的GPC3318。在至少一个实施例中，一个或更多个PPU3300的其他单元也可以通过集线器3316连接到XBar3320。在至少一个实施例中，任务由调度器单元3312管理，并由工作分配单元3314分配给GPC3318之一。GPC3318配置为处理任务并产生结果。在至少一个实施例中，结果可以由GPC3318中的其他任务消耗，通过XBar3320路由到不同的GPC3318或存储在存储器3304中。在至少一个实施例中，结果可以通过分区单元3322写到存储器3304中，其实现了用于向存储器3304写入数据或从存储器3304读取数据的存储器接口。在至少一个实施例中，结果可以经由高速GPU互连3308传输到另一PPU或CPU。在至少一个实施例中，PPU3300包括但不限于U个分区单元3322，其等于耦合到PPU3300的分离且不同的存储器设备3304的数量。在至少一个实施例中，分区单元3322在本文结合图35更详细地描述。在至少一个实施例中，主机处理器执行驱动器核心，该驱动程序核心实现应用程序编程接口(API)，该应用程序编程接口使在主机处理器上执行的一个或更多个应用程序能够调度操作以在PPU3300上执行。在一个实施例中，多个计算应用程序由PPU3300同时执行，并且PPU3300为多个计算应用程序提供隔离、服务质量(“QoS”)和独立的地址空间。在至少一个实施例中，应用程序生成指令(例如，以API调用的形式)，该指令使驱动器核心生成一个或更多个任务以供PPU3300执行，并且驱动器核心将任务输出至由PPU3300处理的一个或更多个流。在至少一个实施例中，每个任务包括一个或更多个相关线程组，其可以被称为线程束(warp)。在至少一个实施例中，线程束包括可以并行执行的多个相关线程(例如32个线程)。在至少一个实施例中，协作线程可以指代多个线程，包括用于执行任务并且通过共享存储器交换数据的指令，结合图35根据至少一个实施例更详细地描述了线程和协作线程。推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，深度学习应用程序处理器用于训练机器学习模型(诸如神经网络)，以预测或推理提供给PPU3300的信息。在至少一个实施例中，深度学习应用程序处理器3300用于基于已由另一处理器或系统或PPU3300训练过的训练过的机器学习模型(例如，神经网络)推理或预测信息。在至少一个实施例中，PPU3300可用于执行本文所述的一个或更多个神经网络用例。在至少一个实施例中，如上所述，使用推理和/或训练逻辑815来使用一个或更多个神经网络至少部分地基于对象的多个图像来生成对象的三维(3D)模型。图34示出了根据至少一个实施例的通用处理集群(“GPC”)3400。在至少一个实施例中，GPC3400是图33的GPC3318。在至少一个实施例中，每个GPC3400包括但不限于用于处理任务的多个硬件单元，并且每个GPC3400包括但不限于管线管理器3402、预光栅操作单元(“PROP”)3404、光栅引擎3408、工作分配交叉开关(“WDX”)3416、存储器管理单元(“MMU”)3418、一个或更多个数据处理集群(“DPC”)3406，以及部件的任何合适组合。在至少一个实施例中，GPC3400的操作由管线管理器3402控制。在至少一个实施例中，管线管理器3402管理一个或更多个DPC3406的配置，以处理分配给GPC3400的任务。在至少一个实施例中，管线管理器3402配置一个或更多个DPC3406中的至少一个以实现图形渲染管线的至少一部分。在至少一个实施例中，DPC3406配置为在可编程流式多处理器(“SM”)3414上执行顶点着色器程序。在至少一个实施例中，管线管理器3402配置为将从工作分配单元接收的数据包路由到GPC3400内的适当逻辑单元，以及在至少一个实施例中，可以将一些数据包路由到PROP3404和/或光栅引擎3408中的固定功能硬件单元，而可以将其他数据包路由到DPC3406以由原始引擎3412或SM3414进行处理。在至少一个实施例中，管线管理器3402配置DPC3406中的至少一个以实现神经网络模型和/或计算管线。在至少一个实施例中，PROP单元3404配置为在至少一个实施例中将由光栅引擎3408和DPC3406生成的数据路由到分区单元3322中的光栅操作(“ROP”)单元，上面结合图33更详细地描述。在至少一个实施例中，PROP单元3404配置为执行用于颜色混合的优化、组织像素数据、执行地址转换等等。在至少一个实施例中，光栅引擎3408包括但不限于配置为执行各种光栅操作的多个固定功能硬件单元，并且在至少一个实施例中，光栅引擎3408包括但不限于设置引擎、粗光栅引擎、剔除引擎、裁剪引擎、精细光栅引擎、图块聚合引擎及其任意合适的组合。在至少一个实施例中，设置引擎接收变换后的顶点并生成与由顶点定义的几何图元相关联的平面方程；平面方程式被传送到粗光栅引擎以生成基本图元的覆盖信息(例如，图块的x、y覆盖范围掩码)；粗光栅引擎的输出将传输到剔除引擎，在剔除引擎中与z测试失败的图元相关联的片段将被剔除，并传输到剪切引擎，在剪切引擎中剪切位于视锥范围之外的片段。在至少一个实施例中，将经过裁剪和剔除的片段传递给精细光栅引擎，以基于设置引擎生成的平面方程式生成像素片段的属性。在至少一个实施例中，光栅引擎3408的输出包括将由任何适当的实体(例如，由在DPC3406内实现的片段着色器)处理的片段。在至少一个实施例中，包括在GPC3400中的每个DPC3406包括但不限于M管线控制器(“MPC”)3410；图元引擎3412；一个或更多个SM3414；及其任何合适的组合。在至少一个实施例中，MPC3410控制DPC3406的操作，将从管线管理器3402接收的分组路由到DPC3406中的适当单元。在至少一个实施例中，将与顶点相关联的分组路由到图元引擎3412，图元引擎3412配置为从存储器中获取与顶点关联的顶点属性；相反，可以将与着色器程序相关联的数据包发送到SM3414。在至少一个实施例中，SM3414包括但不限于可编程流式处理器，其配置为处理由多个线程表示的任务。在至少一个实施例中，SM3414是多线程的并且配置为同时执行来自特定线程组的多个线程(例如32个线程)，并且实现单指令、多数据(“SIMD”)架构，其中将一组线程(例如，线程束)中的每个线程配置为基于相同的指令集来处理不同的数据集。在至少一个实施例中，线程组中的所有线程执行相同的指令集。在至少一个实施例中，SM3414实施单指令、多线程(“SIMT”)架构，其中一组线程中的每个线程配置为基于相同的指令集来处理不同的数据集，但是其中线程组中的各个线程允许在执行期间发散。在至少一个实施例中，为每个线程束维护程序计数器、调用栈和执行状态，从而当线程束中的线程发散时，实现线程束和线程束内的串行执行之间的并发性。在另一个实施例中，为每个单独的线程维护程序计数器、调用栈和执行状态，从而使得在线程束内和线程束之间的所有线程之间具有相等的并发性。在至少一个实施例中，对于每个单独的线程维持执行状态，并且线程执行相同的指令可以收敛并且并行地执行以提高效率。本文更详细地描述SM3414的至少一个实施例。在至少一个实施例中，MMU3418在GPC3400和存储器分区单元(例如，图33的分区单元3322)之间提供接口，并且MMU3418提供虚拟地址到物理地址的转换、存储器保护以及存储器请求的仲裁。在至少一个实施例中，MMU3418提供一个或更多个转换后备缓冲区(“TLB”)，用于执行虚拟地址到存储器中的物理地址的转换。推理和/或训练逻辑815用于执行与一个或更多个实施例相关联的推理和/或训练操作。本文结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，深度学习应用程序处理器用于训练机器学习模型(诸如神经网络)，以预测或推理提供给GPC3400的信息。在至少一个实施例中，GPC3400用于基于已由另一处理器或系统或GPC3400训练过的机器学习模型(例如，神经网络)推理或预测信息。在至少一个实施例中，GPC3400可用于执行本文所述的一个或更多个神经网络用例。在至少一个实施例中，通用处理集群3400被配置为使用一个或更多个神经网络来至少部分地基于对象的多个图像生成对象的三维(3D)模型。图35示出了根据至少一个实施例的并行处理单元(“PPU”)的存储器分区单元3500。在至少一个实施例中，存储器分区单元3500包括但不限于光栅操作(“ROP”)单元3502；二级(“L2”)高速缓存3504；存储器接口3506；及其任何合适的组合。存储器接口3506耦合到存储器。存储器接口3506可以实现32、64、128、1024位数据总线，或者类似的实现方式用于高速数据传输。在至少一个实施例中，PPU包括U个存储器接口3506，每对分区单元3500一个存储器接口3506，其中每对分区单元3500连接到对应的存储器设备。例如，在至少一个实施例中，PPU可以连接至多达Y个存储器设备，例如高带宽存储器堆栈或图形双数据速率版本5同步动态随机存取存储器(“GDDR5SDRAM”)。在至少一个实施例中，存储器接口3506实现高带宽存储器第二代(“HBM2”)存储器接口，并且Y等于U的一半。在至少一个实施例中，HBM2存储器堆栈位于与PPU相同的物理封装上，与传统的GDDR5SDRAM系统相比，可提供大量功率并节省面积。在至少一个实施例中，每个HBM2堆栈包括但不限于四个存储器管芯，且Y等于4，每个HBM2堆栈包括每个管芯两个128位通道，用于总共8个通道和1024位的数据总线宽度。在至少一个实施例中，存储器支持单错误校正双错误检测(“SECDED”)错误校正码(“ECC”)以保护数据。ECC为对数据损坏敏感的计算应用程序提供更高的可靠性。在至少一个实施例中，PPU实现了多级存储器层次结构。在至少一个实施例中，存储器分区单元3500支持统一存储器以为中央处理单元(“CPU”)和PPU存储器提供单个统一虚拟地址空间，从而实现虚拟存储器系统之间的数据共享。在至少一个实施例中，追踪PPU对位于其他处理器上的存储器的访问频率，以确保将存储器页面移动到更频繁地访问页面的PPU的物理存储器。在至少一个实施例中，高速GPU互连3308支持地址转换服务，其允许PPU直接访问CPU的页表，并通过PPU提供对CPU存储器的完全访问。在至少一个实施例中，复制引擎在多个PPU之间或PPU与CPU之间传输数据。在至少一个实施例中，复制引擎可以为未被映射到页表中的地址生成页面错误，并且存储器分区单元3500然后为页面错误提供服务，将地址映射到页表中，之后复制引擎执行传输。在至少一个实施例中，为多个处理器之间的多个复制引擎操作固定(即不可分页)存储器，从而实质上减少了可用存储器。在至少一个实施例中，在硬件页面故障的情况下，可以将地址传递给复制引擎，而无需考虑是否驻留存储器页，并且复制过程是透明的。根据至少一个实施例，来自图33的存储器3304或其他系统存储器的数据由存储器分区单元3500获取，并将其存储在L2高速缓存3504中，L2高速缓存3504位于芯片上并且在各种GPC之间共享。在至少一个实施例中，每个存储器分区单元3500包括但不限于与对应的存储器设备相关联的L2高速缓存的至少一部分。在至少一个实施例中，在GPC内的各个单元中实现较低级别的高速缓存。在至少一个实施例中，每个SM3414可以实现一级(“L1”)高速缓存，其中L1高速缓存是专用于特定SM3414的私有存储器，并且从L2高速缓存3504中获取数据并将其存储在每个L1高速缓存中，用于在SM3414的功能单元中进行处理。在至少一个实施例中，L2高速缓存3504耦合到存储器接口3506和XBar3320。在至少一个实施例中，ROP单元3502执行与像素颜色有关的图形光栅操作，诸如颜色压缩、像素混合等。在至少一个实施例中，ROP单元3502结合光栅引擎3408实施深度测试，从光栅引擎3408的剔除引擎接收与像素片段相关联的样本位置的深度。在至少一个实施例中，针对在与片段关联的样本位置的深度缓冲区中的相应深度测试深度。在至少一个实施例中，如果该片段通过了针对该样本位置的该深度测试，则ROP单元3502更新深度缓冲区，并将该深度测试的结果发送给光栅引擎3408。将意识到，分区单元3500的数量可以不同于GPC的数量，因此，可以在至少一个实施例中将每个ROP单元3502耦合到每个GPC。在至少一个实施例中，ROP单元3502追踪从不同GPC接收到的分组，并且确定ROP单元3502生成的结果是通过XBar3320路由到哪个。图36示出了根据至少一个实施例的流式多处理器(“SM”)3600。在至少一个实施例中，SM3600是图34的SM。在至少一个实施例中，SM3600包括但不限于指令高速缓存3602；一个或更多个调度器单元3604；寄存器文件3608；一个或更多个处理核心(“核心”)3610；一个或更多个特殊功能单元(“SFU”)3612；一个或更多个加载/存储单元(“LSU”)3614；互连网络3616；共享存储器/一级(“L1”)高速缓存3618；以及其任何合适的组合。在至少一个实施例中，工作分配单元调度任务以在并行处理单元(“PPU”)的通用处理集群(“GPC”)上执行，并且每个任务被分配给GPC内部的特定数据处理集群(“DPC”)，并且如果任务与着色器程序相关联，则将该任务分配给SM3600之一。在至少一个实施例中，调度器单元3604从工作分配单元接收任务并管理分配给SM3600的一个或更多个线程块的指令调度。在至少一个实施例中，调度器单元3604调度线程块以作为并行线程的线程束来执行，其中每个线程块被分配至少一个线程束。在至少一个实施例中，每个线程束执行线程。在至少一个实施例中，调度器单元3604管理多个不同的线程块，将线程束分配给不同的线程块，然后在每个时钟周期内将来自多个不同的协作组的指令分派给各种功能单元(例如，处理核心3610、SFU3612和LSU3614)。在至少一个实施例中，协作组可以指用于组织通信线程组的编程模型，其允许开发者表达线程正在通信的粒度，从而能够表达更丰富、更有效的并行分解。在至少一个实施例中，协作启动API支持线程块之间的同步以执行并行算法。在至少一个实施例中，常规编程模型的应用程序提供了用于同步协作线程的单一、简单的构造：跨线程块的所有线程的屏障(例如，syncthreads()函数)。但是，在至少一个实施例中，程序员可以在小于线程块粒度的情形下来定义线程组，并在所定义的组内进行同步，以实现更高的性能、设计灵活性以及以集合组范围功能接口的形式实现软件重用。在至少一个实施例中，协作组使程序员能够以子块(即，小到单个线程)和多块粒度明确定义线程组，并执行集合操作，例如对协作组中的线程进行同步。编程模型支持跨软件边界的干净组合，从而库和实用程序功能可以在其本地上下文中安全地同步，而不必进行关于收敛的假设。在至少一个实施例中，协作组图元使协作并行的新图案成为可能，包括但不限于生产者-消费者并行，机会主义并行以及整个线程块网格上的全局同步。在至少一个实施例中，调度单元3606配置为将指令发送到功能单元中的一个或更多个，并且调度器单元3604并包括但不限于两个调度单元3606，该两个调度单元3606使得来自相同线程束的两个不同指令能够在每个时钟周期被调度。在至少一个实施例中，每个调度器单元3604包括单个调度单元3606或附加调度单元3606。在至少一个实施例中，每个SM3600在至少一个实施例中包括但不限于寄存器文件3608，该寄存器文件3608为SM3600的功能单元提供了一组寄存器。在至少一个实施例中，寄存器文件3608在每个功能单元之间划分，从而为每个功能单元分配寄存器文件3608的专用部分。在至少一个实施例中，寄存器文件3608在由SM3600执行的不同线程束之间划分，并且寄存器文件3608为连接到功能单元的数据路径的操作数提供临时存储。在至少一个实施例中，每个SM3600包括但不限于多个L个处理核心3610。在至少一个实施例中，SM3600包括但不限于大量(例如128个或更多)不同的处理核心3610。在至少一个实施例中，每个处理核心3610在至少一个实施例中包括但不限于全管线、单精度、双精度和/或混合精度处理单元，其包括但不限于浮点算术逻辑单元和整数算术逻辑单元。在至少一个实施例中，浮点算术逻辑单元实现用于浮点算术的IEEE754-2008标准。在至少一个实施例中，处理核心3610包括但不限于64个单精度(32位)浮点核心、64个整数核心、32个双精度(64位)浮点核心和8个张量核心。根据至少一个实施例，张量核心配置为执行矩阵运算。在至少一个实施例中，一个或更多个张量核心包括在处理核心3610中。在至少一个实施例中，张量核心配置为执行深度学习矩阵算术，例如用于神经网络训练和推理的卷积运算。在至少一个实施例中，每个张量核心在4×4矩阵上操作并且执行矩阵乘法和累加运算D＝A×B C，其中A、B、C和D是4×4矩阵。在至少一个实施例中，矩阵乘法输入A和B是16位浮点矩阵，并且累加矩阵C和D是16位浮点或32位浮点矩阵。在至少一个实施例中，张量核心对16位浮点输入数据进行32位浮点累加运算。在至少一个实施例中，16位浮点乘法使用64个运算，并得到全精度乘积，然后使用32位浮点加法与其他中间乘积累加起来，以进行4x4x4矩阵乘法。在至少一个实施例中，张量核心用于执行由这些较小元件构成的更大的二维或更高维度的矩阵运算。在至少一个实施例中，API(诸如CUDA9C API)公开专门的矩阵加载、矩阵乘法和累加以及矩阵存储操作，以有效地使用来自CUDA-C 程序的张量核心。在至少一个实施例中，在CUDA级别，线程束级别接口假定跨越所有32个线程束线程的16×16大小的矩阵。在至少一个实施例中，每个SM3600包括但不限于执行特殊功能(例如，属性评估、倒数平方根等)的M个SFU3612。在至少一个实施例中，SFU3612包括但不限于配置为遍历分层树数据结构的树遍历单元。在至少一个实施例中，SFU3612包括但不限于配置为执行纹理映射过滤操作的纹理单元。在至少一个实施例中，纹理单元配置为从存储器中加载纹理映射(例如，纹理像素的2D阵列)和采样纹理映射，以产生采样的纹理值以供由SM3600执行的着色器程序使用。在至少一个实施例中，将纹理映射存储在共享存储器/L1高速缓存3618中。在至少一个实施例中，根据至少一个实施例，纹理单元使用mip映射(mip-maps)(例如，细节级别不同的纹理映射)来实现纹理操作(诸如过滤操作)。在至少一个实施例中，每个SM3600包括但不限于两个纹理单元。在至少一个实施例中，每个SM3600包括但不限于实现共享存储器/L1高速缓存3618与寄存器文件3608之间的加载和存储操作的N个LSU3614。在至少一个实施例中，每个SM3600包括但不限于互连网络3616，其将每个功能单元连接到寄存器文件3608，并且LSU3614连接到寄存器文件3608和共享存储器/L1高速缓存3618。在至少一个实施例中，互连网络3616是交叉开关，其可以配置为将任何功能单元连接到寄存器文件3608中的任何寄存器，并且将LSU3614连接到寄存器文件3608和共享存储器/L1高速缓存3618中的存储器位置。在至少一个实施例中，共享存储器/L1高速缓存3618是片上存储器的阵列，其在至少一个实施例中允许SM3600与图元引擎之间以及SM3600中的线程之间的数据存储和通信。在至少一个实施例中，共享存储器/L1高速缓存3618包括但不限于128KB的存储容量，并且位于从SM3600到分区单元的路径中。在至少一个实施例中，共享存储器/L1高速缓存3618在至少一个实施例中用于高速缓存读取和写入。在至少一个实施例中，共享存储器/L1高速缓存3618、L2高速缓存和存储器中的一个或更多个是后备存储。在至少一个实施例中，将数据高速缓存和共享存储器功能组合到单个存储器块中，为两种类型的存储器访问提供了改进的性能。在至少一个实施例中，容量由不使用共享存储器的程序使用或将其用作高速缓存，例如如果共享存储器配置为使用一半容量，并且纹理和加载/存储操作可以使用剩余容量。根据至少一个实施例，在共享存储器/L1高速缓存3618内的集成使共享存储器/L1高速缓存3618能够用作用于流传输数据的高吞吐量管线，同时提供对频繁重用的数据的高带宽和低延迟访问。在至少一个实施例中，当配置用于通用并行计算时，与图形处理相比，可以使用更简单的配置。在至少一个实施例中，绕过固定功能图形处理单元，从而创建了更加简单的编程模型。在至少一个实施例中，在通用并行计算配置中，工作分配单元直接将线程的块分配和分布给DPC。在至少一个实施例中，块中的线程执行相同的程序，在计算中使用唯一的线程ID以确保每个线程生成唯一的结果，使用SM3600执行程序并执行计算，使用共享存储器/L1高速缓存3618在线程之间进行通信，以及使用LSU3614通过共享存储器/L1高速缓存3618和存储器分区单元来读写全局存储器。在至少一个实施例中，当被配置用于通用并行计算时，SM3600向调度器单元3604写入可以用来在DPC上启动新工作的命令。在至少一个实施例中，PPU被包括在台式计算机、膝上型计算机、平板电脑、服务器、超级计算机、智能电话(例如，无线、手持设备)、个人数字助理(“PDA”)、数码相机、车辆、头戴式显示器、手持式电子设备等中或与之耦合。在至少一个实施例中，PPU被实现在单个半导体衬底上。在至少一个实施例中，PPU与一个或更多个其他设备(例如附加的PPU、存储器、精简指令集计算机(“RISC”)CPU，一个或更多个存储器管理单元(“MMU”)、数模转换器(“DAC”)等)一起被包括在片上系统(“SoC”)中。在至少一个实施例中，PPU可以被包括在包括一个或更多个存储设备的图形卡上。图形卡可以配置为与台式计算机主板上的PCIe插槽相连接。在至少一个实施例中，该PPU可以是包括在主板的芯片组中的集成图形处理单元(“iGPU”)。推理和/或训练逻辑815用于执行与一个或更多个实施例相关的推理和/或训练操作。本文结合图8A和/或图8B提供关于推理和/或训练逻辑815的细节。在至少一个实施例中，深度学习应用程序处理器用于训练机器学习模型(诸如神经网络)，以预测或推理提供给SM3600的信息。在至少一个实施例中，SM3600用于基于已由另一处理器或系统或由SM3600训练过的机器学习模型(例如，神经网络)推理或预测信息。在至少一个实施例中，SM3600可用于执行一个或更多个本文所述的神经网络用例。在至少一个实施例中，单个半导体平台可以指唯一的单一基于半导体的集成电路或芯片。在至少一个实施例中，可以使用具有增加的连接性的多芯片模块，其模拟芯片上的操作，并且相对于利用传统的中央处理单元(“CPU”)和总线实现方式进行了实质性的改进。在至少一个实施例中，根据用户的需求，各种模块也可单独放置或以半导体平台的各种组合放置。在至少一个实施例中，机器可读的可执行代码或计算机控制逻辑算法形式的计算机程序被存储在主存储器1404和/或辅助存储中。根据至少一个实施例，如果由一个或更多个处理器执行，则计算机程序使系统1400能够执行各种功能。存储器1404、存储和/或任何其他存储是计算机可读介质的可能示例。在至少一个实施例中，辅助存储可以指代任何合适的存储设备或系统，例如硬盘驱动器和/或可移除存储驱动器，其代表软盘驱动器、磁带驱动器、光盘驱动器、数字多功能盘(“DVD”)驱动器、记录设备、通用串行总线(“USB”)闪存等。在至少一个实施例中，各个先前附图的架构和/或功能是在CPU1402；并行处理系统1412；能够具有两个CPU1402的至少部分能力的集成电路；并行处理系统1412；芯片组(例如，设计成作为执行相关功能的单元工作并出售的一组集成电路等)；以及集成电路的任何适当组合的上下文中实现的。在至少一个实施例中，各个先前附图的架构和/或功能在通用计算机系统、电路板系统、专用于娱乐目的的游戏控制台系统、专用系统等的上下文中实现。在至少一个实施例中，计算机系统1400可以采取台式计算机、膝上型计算机、平板电脑、服务器、超级计算机、智能电话(例如，无线、手持设备)、个人数字助理(“PDA”)、数码相机、车辆、头戴式显示器、手持式电子设备、移动电话设备、电视、工作站、游戏机、嵌入式系统和/或任何其他类型的逻辑的形式。在至少一个实施例中，并行处理系统1412包括但不限于多个并行处理单元(“PPU”)1414和相关联的存储器1414。在至少一个实施例中，PPU1414经由互连1418和交换机1420或多路复用器连接到主机处理器或其他外围设备。在至少一个实施例中，并行处理系统1412在可并行化的PPU1414上分配计算任务，例如，作为跨多个图形处理单元(“GPU”)线程块的计算任务分布的一部分。在至少一个实施例中，在PPU1414中的一些或全部之间共享和访问存储器(例如，用于读取和/或写入访问)，尽管这种共享存储器可能引发相对于使用本地存储器和驻留在PPU1414上的寄存器的性能损失。在至少一个实施例中，通过使用命令(诸如__syncthreads())来同步PPU1414的操作，其中块中的所有线程(例如，跨多个PPU1414执行)在进行之前到达某个代码执行点。其他变型在本公开的精神内。因此，尽管公开的技术易于进行各种修改和替代构造，但是某些示出的其实施例在附图中示出并且已经在上面进行了详细描述。然而，应理解，无意将公开内容限制为所公开的一种或更多种特定形式，而是相反，其意图是涵盖落入如所附权利要求书所定义的本公开内容的精神和范围内的所有修改、替代构造和等同物。除非另有说明或显然与上下文矛盾，否则在描述所公开的实施例的上下文中(特别是在所附权利要求的上下文中)，术语“一”和“一个”和“该”以及类似指代的使用应被解释为涵盖单数和复数，而不是作为术语的定义。除非另有说明，否则术语“包括”、“具有”、“包含”和“含有”应被解释为开放式术语(意味着“包括但不限于”)。术语“连接”(在未经修改时指的是物理连接)应解释为部分或全部包含在内、附接到或连接在一起，即使有某些介入。除非本文另外指出，否则本文中对数值范围的引用仅旨在用作分别指代落入该范围内的每个单独值的简写方法，并且每个单独值都被并入说明书中，就如同其在本文中被单独叙述一样。除非另外指出或与上下文矛盾，否则术语“集”(例如“项目集”)或“子集”的使用应解释为包括一个或更多个成员的非空集合。此外，除非另外指出或与上下文矛盾，否则术语相应集的“子集”不一定表示对应集的适当子集，而是子集和对应集可以相等。除非以其他方式明确指出或与上下文明显矛盾，否则诸如“A，B和C中的至少一个”或“A，B与C中的至少一个”形式的短语之类的连接语在上下文中理解为通常用来表示项目、条款等，其可以是A或B或C，也可以是A和B和C集的任何非空子集。例如，在具有三个成员的集的说明性示例中，连接短语“A，B和C中的至少一个”和“A，B与C中的至少一个”是指以下任意集：{A}，{B}，{C}，{A，B}，{A，C}，{B，C}，{A，B，C}。因此，这种连接语言通常不旨在暗示某些实施例要求存在A中的至少一个，B中的至少一个和C中的至少一个。另外，除非另有说明或与上下文矛盾，否则术语“多个”表示复数的状态(例如，“多个项目”表示多个项目)。多个项目中项目的数量至少为两个，但如果明确指示或通过上下文指示，则可以更多。此外，除非另有说明或从上下文中可以清楚得知，否则短语“基于”是指“至少部分基于”而不是“仅基于”。除非本文另外指出或与上下文明显矛盾，否则本文描述的过程的操作可以任何合适的顺序执行。在至少一个实施例中，诸如本文所述的那些过程(或其变形和/或其组合)之类的过程在配置有可执行指令的一个或更多个计算机系统的控制下执行，并且被实现为代码(例如，可执行指令，一个或更多个计算机程序或一个或更多个应用程序)，该代码通过硬件或其组合在一个或更多个处理器上共同执行。在至少一个实施例中，代码以例如计算机程序的形式存储在计算机可读存储介质上，该计算机程序包括可由一个或更多个处理器执行的多个指令。在至少一个实施例中，计算机可读存储介质是非暂时性计算机可读存储介质，其排除了暂时性信号(例如，传播的瞬态电或电磁传输)，但包括非暂时性数据存储电路(例如，缓冲区、高速缓存和队列)。在至少一个实施例中，代码(例如，可执行代码或源代码)被存储在其上存储有可执行指令的一组一个或更多个非暂时性计算机可读存储介质(或用于存储可执行指令的其他存储器)上，该可执行指令在由计算机系统的一个或更多个处理器执行时(即，作为被执行的结果)，使得计算机系统执行本文所述的操作。在至少一个实施例中，一组非暂时性计算机可读存储介质包括多个非暂时性计算机可读存储介质，并且多个非暂时性计算机可读存储介质中的个体非暂时性存储介质中的一个或更多个缺少全部代码，而是多个非暂时性计算机可读存储介质共同存储全部代码。在至少一个实施例中，可执行指令被执行，以使得不同的指令由不同的处理器执行，例如，非暂时性计算机可读存储介质存储指令，并且主中央处理单元(“CPU”)执行一些指令，而图形处理单元(“GPU”)执行其他指令。在至少一个实施例中，计算机系统的不同组件具有单独的处理器，并且不同的处理器执行指令的不同子集。因此，在至少一个实施例中，计算机系统被配置为实现单独地或共同地执行本文所述的过程的操作的一个或更多个服务，并且这样的计算机系统被配置有使能实施操作的适用的硬件和/或软件。此外，实现本公开的至少一个实施例的计算机系统是单个设备，并且在另一实施例中是分布式计算机系统，其包括以不同方式操作的多个设备，使得分布式计算机系统执行本文所述的操作，并且使得单个设备不执行所有操作。鉴于以下条款中的至少一条，可以描述至少一个实施例：1.一种处理器，包括：一个或更多个电路，用于使用一个或更多个神经网络至少部分地基于对象的多个图像来生成所述对象的三维(3D)模型。2.根据条款1所述的处理器，其中所述多个图像中的图像包括指示所述对象的表面上的位置的数据。3.根据条款1或2所述的处理器，其中所述3D模型包括高斯混合模型。4.根据条款3所述的处理器，其中所述高斯混合模型的参数至少部分地基于所述对象的所述多个图像的对齐而生成，所述对齐至少部分地基于从所述高斯混合模型生成的配准变换。5.根据条款4所述的处理器，其中所述配准变换被生成为处于使得能够反向传播配准误差的闭合形式。6.根据条款4或5所述的处理器，其中所述配准变换将所述多个图像中的点映射到公共坐标系。7.根据条款1-6中任一项所述的处理器，其中所述一个或更多个神经网络对所述对象的几何形状进行编码。8.根据条款1-7中任一项所述的处理器，其中所述多个图像包括与所述对象的被遮挡表面上的位置对应的一个或更多个标记点。9.一种系统，包括：一个或更多个处理器被配置为使用一个或更多个神经网络来至少部分地基于对象的多个图像来生成所述对象的3D模型。10.根据条款9所述的系统，其中所述多个图像包括指示所述对象的表面上的位置的点数据。11.根据条款9或10所述的系统，其中所述3D模型是概率模型。12.根据条款11所述的系统，其中所述概率模型至少部分地基于由所述一个或更多个神经网络输出的权重矩阵来计算。13.根据条款11或12所述的系统，其中至少部分地基于所述概率模型来计算配准变换。14.根据条款13所述的系统，其中在训练期间配准误差被反向传播到所述一个或更多个神经网络。15.一种机器可读介质，其上存储了一组指令，该组指令如果由一个或更多个处理器执行，则使所述一个或更多个处理器至少：使用一个或更多个神经网络至少部分地基于对象的多个图像来生成所述对象的3D模型。16.根据条款15所述的机器可读介质，其中所述多个图像中的图像包括指示所述对象的表面上的位置的信息。17.根据条款15或16所述的机器可读介质，其上存储了另一组指令，该组指令如果由一个或更多个处理器执行，则使所述一个或更多个处理器至少：至少部分地基于高斯混合模型来对齐所述多个图像。18.根据条款17所述的机器可读介质，其中所述高斯混合模型至少部分地基于由所述一个或更多个神经网络输出的权重矩阵来计算。19.根据条款17或18所述的机器可读介质，其中至少部分地基于所述高斯混合模型来计算配准变换。20.根据条款19所述的机器可读介质，其中在训练期间配准误差被反向传播到所述一个或更多个神经网络。21.一种汽车，包括：三维传感器；一个或更多个处理器，其被配置为处理由所述三维传感器获得的数据，所述数据至少部分地基于由一个或更多个神经网络至少部分地基于对象的多个图像生成的所述对象的3D模型被处理。22.根据条款21所述的汽车，其中所述多个图像包括指示所述对象的表面上的位置的点数据。23.根据条款21或22所述的汽车，其中所述多个图像至少部分地基于高斯混合模型来对齐。24.根据条款23所述的汽车，其中至少部分地基于由所述一个或更多个神经网络输出的权重矩阵来计算所述高斯混合模型。25.根据条款23或24所述的汽车，其中至少部分地基于所述高斯混合模型来计算配准变换。26.根据条款25所述的汽车，其中在训练期间配准误差通过所述一个或更多个神经网络被反向传播。27.一种处理器，包括：一个或更多个算术逻辑单元(ALU)，用于训练一个或更多个神经网络以至少部分地基于对象的多个图像生成所述对象的3D模型。28.根据条款27所述的处理器，其中所述多个图像中的图像包括指示所述对象的表面上的位置的点数据。29.根据条款27或28所述的处理器，其中所述多个图像至少部分地基于高斯混合模型来对齐。30.根据条款29所述的处理器，其中所述高斯混合模型至少部分地基于由所述一个或更多个神经网络输出的权重矩阵来计算。31.根据条款30所述的处理器，其中至少部分地基于所述高斯混合模型来计算配准变换。32.根据条款31所述的处理器，其中在训练期间配准误差通过所述一个或更多个神经网络被反向传播。33.一种系统，包括：一个或更多个处理器，用于通过至少部分地基于对象的多个图像生成所述对象的3D模型来计算与一个或更多个神经网络对应的参数；以及一个或更多个存储器用于存储所述参数。34.根据条款33所述的系统，其中所述多个图像中的图像包括指示所述对象的表面的点数据。35.根据条款34所述的系统，其中所述图像包括指示所述对象的被遮挡表面的附加点。36.根据条款33-35中任一项所述的系统，其中所述多个图像使用具有由所述一个或更多个神经网络生成的参数的高斯混合模型来对齐。37.根据条款33-36中任一项所述的系统，其中至少部分地基于配准误差的反向传播来训练所述一个或更多个神经网络。38.根据条款33-37中任一项所述的系统，其中所述一个或更多个神经网络被训练成包括所述对象的几何形状的潜在编码。39.一种机器可读介质，其上存储有一组指令，该组指令如果由一个或更多个处理器执行，则使所述一个或更多个处理器至少：使一个或更多个神经网络被训练以至少部分地基于对象的多个图像来生成所述对象的3D模型。40.根据条款39所述的机器可读介质，其中所述多个图像中的图像包括指示所述对象的表面的数据。41.根据条款40所述的机器可读介质，其中所述图像包括指示所述对象的被遮挡的表面的附加点。42.根据条款39-41中任一项所述的机器可读介质，其上存储了另一组指令，该组指令如果由一个或更多个处理器执行，则使所述一个或更多个处理器至少：使用具有由所述一个或更多个神经网络生成的参数的高斯混合模型对齐所述多个图像。43.根据条款39-42中任一项所述的机器可读介质，其中所述一个或更多个神经网络被训练以包括所述对象的几何形状的潜在编码。44.根据条款43所述的机器可读介质，其中所述一个或更多个神经网络被训练以至少部分地基于所述潜在编码来执行计算机视觉任务。本文提供的任何和所有示例或示例性语言(例如，“诸如”)的使用仅旨在更好地阐明本公开的实施例，并且不对公开的范围构成限制，除非另有要求。说明书中的任何语言都不应被解释为表示任何未要求保护的要素对于实践公开内容是必不可少的。本文引用的所有参考文献，包括出版物、专利申请和专利，均通过引用并入本文，其程度就如同每个参考文献被单独且具体地指示为以引用的方式并入本文并且其全部内容在本文中阐述一样。在说明书和权利要求中，可以使用术语“耦合”和“连接”以及它们的派生词。应当理解，这些术语可能不旨在作为彼此的同义词。相反，在特定示例中，“连接”或“耦合”可用于指示两个或更多个元件彼此直接或间接物理或电接触。“耦合”也可能意味着两个或更多个元素彼此不直接接触，但仍彼此协作或交互。除非另有明确说明，否则可以理解，在整个说明书中，诸如“处理”、“计算”、“计算”、“确定”等之类的术语，是指计算机或计算系统或类似的电子计算设备的动作和/或过程，其将计算系统的寄存器和/或存储器中表示为物理量(例如电子)的数据处理和/或转换为类似表示为计算系统的存储器、寄存器或其他此类信息存储、传输或显示设备中的物理量的其他数据。以类似的方式，术语“处理器”可以指处理来自寄存器和/或存储器的电子数据并将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或存储器的一部分。作为非限制性示例，“处理器”可以是CPU或GPU。“计算平台”可以包括一个或更多个处理器。如本文所使用的，“软件”进程可以包括例如随时间执行工作的软件和/或硬件实体，诸如任务、线程和智能代理。同样，每个过程可以指代多个过程，以连续地或间歇地顺序地或并行地执行指令。术语“系统”和“方法”在本文中可以互换使用，只要系统可以体现一种或更多种方法，并且方法可以被认为是系统。在本文件中，可以参考获得、获取、接收或将模拟或数字数据输入子系统、计算机系统或计算机实现的机器中。可以通过多种方式来完成获得、获取、接收或输入模拟和数字数据的过程，例如通过接收作为函数调用或对应用程序编程接口的调用的参数的数据。在一些实现方式中，可以通过经由串行或并行接口传输数据来完成获得、获取、接收或输入模拟或数字数据的过程。在另一实现方式中，可以通过经由计算机网络将数据从提供实体传输到获取实体来完成获得、获取、接收或输入模拟或数字数据的过程。也可以参考提供、输出、传送、发送或呈现模拟或数字数据。在各种示例中，提供、输出、传送、发送或呈现模拟或数字数据的过程可以通过将数据作为函数调用的输入或输出参数、应用程序编程接口或进程间通信机制的参数进行传输来实现。尽管上述的讨论阐述了所描述的技术的示例实现，但是其他架构可以用于实现所描述的功能，并且旨在落入本公开的范围内。此外，尽管出于讨论的目的在上面定义了具体的职责分配，但是根据情况以不同的方式分配和划分各种功能和职责。此外，尽管已经用特定于结构特征和/或方法动作的语言描述了主题，但是应当理解，所附权利要求书所要求保护的主题不必限于所描述的特定特征或动作。而是，公开了特定的特征和动作作为实现权利要求的示例性形式。当前第1页12