本技术涉及半导体，具体地，涉及一种半导体结构和电子器件。
背景技术：
1、drmos是将driver器件(驱动芯片)和mosfet(metal-oxide-semiconductorfield-effect transistor，金属-氧化物半导体场效应晶体管，简称mos)器件集成在一起的服务器主板节能技术。drmos器件一般采用三合一封装(即一个驱动器件加上两个mos管)，表面积是分离的两个mos管的1/4，功率密度是分离mos管的3倍，同时驱动器件和mos管的距离更近，寄生参数也会更优。目前drmos器件主要采用硅工艺将模拟芯片和sgt(shielded gate trench，屏蔽栅沟槽)芯片通过封装集成，目前常用的结构包括如下两种：
2、叠层封装，采用硅模拟芯片与sgt芯片沿垂直方向集成，但是封装流程比较复杂；
3、平面封装，通过dmos(double-diffused mosfet，双扩散金属氧化物半导体场效应管)工艺将模拟芯片与功率芯片平面封装到一片芯片上，但是目前dmos工艺由于其器件特性，rsp(ron-standby power，特征导通电阻)无法和sgt芯片媲美。
4、目前行业内的发展方向主要为增加集成度，例如将sgt芯片集成到模拟芯片上，但是由于sgt为纵向器件，其衬底隔离决定了无法同时集成功率芯片中的上管与下管；同时，封装带来的寄生对drmos性能影响较大；为了提升drmos性能，材料成本也大大提升。
5、因此，目前亟需一种成本较低、封装寄生较小且性能更优的drmos器件。
技术实现思路
1、为了解决上述技术问题，本技术实施例中提供了一种半导体结构和电子器件。
2、本技术实施例的第一个方面，提供了一种半导体结构，至少包括在碳化硅基体上形成的模拟器件和功率器件，所述模拟器件和所述功率器件均为增强型晶体管结构，其中：
3、所述模拟器件至少包括一种导电类型的晶体管单元，所述模拟器件用于生成驱动信号；
4、所述功率器件至少包括沿所述半导体结构横向分布的第一功率器件和第二功率器件，所述第二功率器件的源极区接地；所述第一功率器件的源极区与所述第二功率器件的漏极区电连接，所述第一功率器件的栅极区与所述第二功率器件的栅极区均与所述模拟器件的输出端电连接，用于在所述驱动信号的作用下从所述第一功率器件的源极区与所述第二功率器件的漏极区的连接点输出方波信号；所述第一功率器件用于控制器件结构的开关。
5、在本技术一个可选实施例中，上述半导体结构，还包括：
6、第一电隔离区，与所述第一功率器件一一对应，所述第一功率器件设置于所述第一电隔离区的内腔，所述第一电隔离区接地，用于将所述第一功率器件与其他器件隔离开来。
7、在本技术一个可选实施例中，所述第一电隔离区至少包括：
8、隔离埋层，设置于所述第一功率器件的底栅区远离沟道区的一侧，且与所述第一功率器件的底栅区相贴合；
9、隔离掺杂区，设置于所述第一功率器件的外周，且与所述隔离埋层相连接，形成半封闭结构。
10、在本技术一个可选实施例中，所述第二功率器件中的漏极区与相互贴合的极区连接金属之间形成肖特基接触，所述第二功率器件中的漏极区与相互贴合的极区连接金属的离子掺杂类型不同。
11、在本技术一个可选实施例中，所述第一功率器件和所述第二功率器件均为jfet结构。
12、在本技术一个可选实施例中，所述第一功率器件和所述第二功率器件至少包括：
13、第一底栅区；
14、位于所述第一底栅区表面的多个相互间隔排布的第一沟道区；
15、位于所述第一沟道区表面且与所述第一沟道区一一对应的第一顶栅区；
16、位于相邻所述第一沟道区之间的第一漏极区；
17、与所述第一顶栅区和所述第一沟道区相贴合的第一源极区。
18、在本技术一个可选实施例中，上述半导体结构，还包括：
19、底栅连接层，设置于所述第一源极区远离所述漏极区一侧，且分别与所述第一源极区和极区连接金属电连接。
20、在本技术一个可选实施例中，所述模拟器件包括njfet器件和pjfet器件中的至少一种。
21、在本技术一个可选实施例中，所述模拟器件至少包括：沿所述半导体结构横向分布的第一模拟器件和/或所述第二模拟器件，其中，所述第一模拟器件和/或所述第二模拟器件至少包括：
22、沿垂直方向依次堆叠的第二底栅区、第二沟道区和第二顶栅区；
23、位于所述第二沟道区两侧且均与所述第二底栅区贴合的第二漏极区和第二源极区；
24、位于所述第二底栅区两侧且均与所述第二底栅区电连接的底栅连接层，所述底栅连接层分别与所述第二源极区或所述第二漏极区贴合。
25、在本技术一个可选实施例中，所述底栅连接层、所述第二底栅区和所述第二顶栅区为第一离子掺杂类型，所述第二沟道区、所述第二漏极区和所述第二源极区为第二离子掺杂类型；所述第一离子掺杂类型与所述第二离子掺杂类型不同。
26、在本技术一个可选实施例中，所述模拟器件至少包括：第二模拟器件，所述半导体结构还包括：
27、第二电隔离区，设置于所第二模拟器件的外周，所述第二电隔离区接地，用于将所述第二功率器件与其他器件隔离开来。
28、在本技术一个可选实施例中，所述晶体管单元为mos管或三极管。
29、在本技术一个可选实施例中，上述半导体结构，还包括：
30、耦合电容结构，设置于所述模拟器件，和/或，所述第一功率器件，和/或，所述第二功率器件的顶栅区表面，且与对应的顶栅区贴合。
31、在本技术一个可选实施例中，所述半导体结构为drmos器件。
32、本技术实施例的第二个方面，提供了一种电子器件，其特征在于，包括：
33、如上任一项所述的半导体结构。
34、第一方面，本技术实施例提供的半导体结构中为碳化硅基体，且所述模拟器件和所述功率器件均为增强型晶体管结构，去除了传统器件结构中的栅氧层，栅极区与沟道区、漏极区和源极区等均为碳化硅基体制成，为同质结器件结构，因此各区域之间不存在界面效应，大大提高载流子的迁移效率，进而获得较高的电子或空穴的漂移速度，进一步提高半导体结构的工作效率和器件可靠性；
35、第二方面，传统方式中主要同沿垂直方向封装，封装寄生较大，特征导通电阻rsp较大，由于衬底隔离无法同时将第一功率器件和第二功率器件集成在同一晶圆中。本技术实施例提供的半导体结构中为碳化硅基体，且所述模拟器件和所述功率器件均为增强型晶体管结构，且沿所述半导体结构横向分布于同一片晶圆，无需过多额外封装，即封装寄生大大降低；
36、普通dmos实现25v以上的击穿电压bv，在较良好的电场优化下需要1um左右的耗尽区，而本技术实施例提供的半导体结构利用了碳化硅材料的宽禁带特性，其击穿电场是硅的7倍，所以耗尽区宽度只需要1/7，器件的pitch尺寸可以减小40％，同时，器件的特征导通电阻rsp可以减小40％，目前仿真上特征导通电阻rsp可以达到2.8mohm×mm^2，整体性能更优；
37、本技术实施例提供的半导体结构10结构简单，可以采用离子注入法制备形成，无需较为复杂的外延工艺和刻蚀工艺，避免复杂外延工艺带来的半导体结界面不稳定问题和刻蚀工艺带来的材料表面电荷和缺陷问题，简化器件结构制备工艺，易于工艺集成和实现。即本技术实施例提供了一种成本较低、封装寄生较小且性能更优的半导体器件；
38、第三方面，本技术实施例提供的半导体结构中模拟器件和所述功率器件均为增强型晶体管结构，即沟道区在栅控电压为0的情况下器件整体为常关状态，只有在栅极区施加电平的情况下顶栅区与沟道区掺杂之间的耗尽层宽度降低，使得源极区与漏极区之间导通，器件才得以开启。即本技术实施例提供的半导体结构在常态下处于关断状态，相对于传统处于常开状态的半导体结构无额外功耗，提供了一种低功耗的半导体结构；
39、第四方面，本技术实施例提供的半导体结构为碳化硅基体，硅材料的晶体结构在300℃～600℃就已经发生严重形变，而碳化硅在1000℃依然性能稳定，碳化硅材料在高温下相比于硅材料的耐热性能更为稳定，可以进一步提高半导体结构的耐高温特性和器件可靠性；
40、第五方面，本技术实施例提供的半导体结构为碳化硅基体，碳化硅有特殊的晶体结构，声子散射少，热导率好，热量很容易被导走，因此相对于传统硅基材料的半导体结构的散热性能更优，可以进一步提高半导体结构的散热特性和器件可靠性；
41、第六方面，本技术实施例提供的半导体结构为碳化硅基体，碳硅键相对于硅硅键的键能更高，因此碳化硅材料相对于传统的硅基材料在外界射线等辐射作用下不容易发生断裂，不容易在基体内出现缺陷，耐辐射能力更强，可以进一步提高半导体结构的耐辐射特性和器件可靠性；
42、第七方面，本技术实施例提供的半导体结构为碳化硅基体，由于碳化硅的晶格特性，电子在碳化硅晶体中受到的阻碍相对于其他材料小，散射比较小，电子可以加速到一个很高的速度，晶格的碰撞速度高，导电性更高，在电场的作用下电子漂移速度更高，即控制信号的响应速度更高，可以将器件结构的开关速率和控制信号的频率(或者叫器件的工作频率)提高至一个较高的水平，提高器件结构的运行速率；
43、此外，漏极区、沟道区和源极区可以为一体制成，即将传统的界面导通转换为体导通，电子或空穴漂移速度更高，器件性能进一步提高；
44、第八方面，本技术实施例提供的半导体结构，其有源区电极均可以通过电连接结构等引出至表面，其余器件的可集成度高，封装工艺简单，可以进一步降低器件结构的工艺复杂度和工艺成本。
1.一种半导体结构，其特征在于，至少包括在碳化硅基体上形成的模拟器件和功率器件，所述模拟器件和所述功率器件均为增强型晶体管结构，其中：
2.根据权利要求1所述的半导体结构，其特征在于，还包括：
3.根据权利要求2所述的半导体结构，其特征在于，所述第一电隔离区至少包括：
4.根据权利要求1所述的半导体结构，其特征在于，所述第二功率器件中的漏极区与相互贴合的极区连接金属之间形成肖特基接触，所述第二功率器件中的漏极区与相互贴合的极区连接金属的离子掺杂类型不同。
5.根据权利要求1所述的半导体结构，其特征在于，所述第一功率器件和所述第二功率器件均为jfet结构。
6.根据权利要求1所述的半导体结构，其特征在于，所述第一功率器件和所述第二功率器件至少包括：
7.根据权利要求6所述的半导体结构，其特征在于，还包括：
8.根据权利要求1所述的半导体结构，其特征在于，所述模拟器件包括njfet器件和pjfet器件中的至少一种。
9.根据权利要求1所述的半导体结构，其特征在于，所述模拟器件至少包括：沿所述半导体结构横向分布的第一模拟器件和/或第二模拟器件，其中，所述第一模拟器件和/或所述第二模拟器件至少包括：
10.根据权利要求9所述的半导体结构，其特征在于，所述底栅连接层、所述第二底栅区和所述第二顶栅区为第一离子掺杂类型，所述第二沟道区、所述第二漏极区和所述第二源极区为第二离子掺杂类型；所述第一离子掺杂类型与所述第二离子掺杂类型不同。
11.根据权利要求9所述的半导体结构，其特征在于，所述模拟器件至少包括：第二模拟器件，所述半导体结构还包括：
12.根据权利要求1所述的半导体结构，其特征在于，所述晶体管单元为mos管或三极管。
13.根据权利要求1所述的半导体结构，其特征在于，还包括：
14.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构为drmos器件。
15.一种电子器件，其特征在于，包括：
