电子存储器在许多电子系统中用于存储信息，例如，在例如移动电话、平板计算机、计算机、服务器的电子系统及包含处理器或需要存储信息的电子系统中。存储器可通过由存储器经由命令总线接收的存储器命令控制，例如写入命令及读取命令。待存储的信息可使用写入命令写入到存储器，且在稍后时间通过使用读取命令从存储器读取信息来检索。
信息可经由多个线来回提供于存储器。虽然多个线允许信息并行写入到存储器及从存储器读取，但驱动多个线可消耗比单个线更多的电力。
技术实现要素：
根据本公开的至少一个实例，一种设备可包含：第一数据线，其经配置以将第一数据传输到存储器阵列；多个第二数据线，其经配置以将第二数据传输到所述存储器阵列；第一控制器，其耦合到所述多个第二数据线；及第二控制器，其耦合到所述多个第二数据线及所述第一数据线，其中所述第一控制器及所述第二控制器经配置以接收启用信号及控制信号，其中当在写入操作期间所述启用信号有效且所述控制信号处于第一状态时，所述第一控制器经配置以防止所述第二数据从所述多个第二数据线提供到所述第二控制器，且所述第二控制器经配置以将所述第一数据从所述第一数据线提供到多个写入放大器。
根据本公开的至少一个实例，一种方法可包含：将模式寄存器写入命令提供到存储器以编程模式寄存器来启用写入数据复制操作；将用于突发的每一突发循环的操作数位提供到所述存储器以指示所述突发的所述突发循环中的每一者将执行写入数据复制操作还是非数据复制写入操作；将写入命令提供到所述存储器；及将写入到所述存储器的数据提供到多个数据线。
根据本公开的至少一个实例，一种存储器可包含：数据总线，其经配置以从多个数据垫接收数据；全局数据总线，其经配置以从所述数据总线接收所述数据；主数据总线，其经配置以从所述全局数据总线接收所述数据；局部数据总线，其经配置以从所述主数据总线接收所述数据；多个写入放大器，其经配置以从所述局部数据总线接收所述数据；第一控制器，其耦合于所述数据总线与所述多个数据垫的第一子集之间；及第二控制器，其耦合于所述局部数据总线与所述多个写入放大器的子集之间，其中当在写入操作期间由启用信号启用且由控制信号激活时，所述第一控制器经配置以使对应于所述多个数据垫的所述第一子集的所述数据总线的数据线保持在先前状态，且所述第二控制器经配置以从对应于所述多个数据垫的第二子集的所述局部数据总线的数据线接收数据且将所述数据提供到所述多个写入放大器的所述子集。
附图说明
图1是根据本公开的实施例的半导体装置的框图。
图2是根据本公开的实施例的半导体装置的芯片布局图。
图3是根据本公开的实施例的数据突发的框图。
图4是根据本公开的实施例的方法的流程图。
图5是根据本公开的实施例的存储器操作的时序图。
图6是根据本公开的实施例的数据垫与半导体装置中的存储器单元阵列之间的数据路径的示意图。
图7是根据本公开的实施例的数据垫与半导体装置中的存储器单元阵列之间的数据路径的示意图。
图8是根据本公开的实施例的数据垫与半导体装置中的存储器单元阵列之间的数据路径的示意图。
图9是根据本公开的实施例的半导体装置中的存储器单元阵列与数据垫之间的数据路径的示意图。
具体实施方式
描述某些细节来提供本公开的实例的充分理解。然而，所属领域的技术人员将明白，可无需这些特定细节实践本公开的实例。此外，本文中描述的本公开的特定实例不应被解释为将本公开的范围限于这些特定实例。在其它例子中，未详细展示众所周知的电路、控制信号、时序协议及软件操作以免不必要地模糊本公开。另外，例如“耦合(couple/coupled)”的术语意味着两个组件可直接或间接电耦合。间接耦合可暗示两个组件通过一或多个中间组件耦合。
如先前描述，信息可经由多个线(例如数据线)来回提供于存储器，此可允许信息并行写入到存储器及从存储器读取。在许多情况中，写入到存储器的信息是重复的或跨多个线具有重复部分。举例来说，提供到存储器的一或多个字节可为跨多个线中的至少一些的相同数据。根据本公开的原理，在其中信息跨多个线重复的情况中，信息可经由线中的一者提供到存储器。此可减少在将信息写入到存储器时需要驱动的线的数目。在一些应用中，减少在写入操作期间驱动的线的数目可降低存储器的功耗。
图1是根据本公开的实施例的半导体装置10的框图。举例来说，半导体装置10可为集成到单个半导体芯片中的存储器(例如LPDD5 SDRAM)。半导体装置10可安装于外部衬底上2上，例如存储器模块衬底、母板或类似物。
在图1中展示的实例中，半导体装置10包含存储器单元阵列11。存储器单元阵列11包含多个存储体BANK0到7。在其它实例中，存储器单元阵列11中可包含更多或更少存储体。每一存储体可包含多个字线WL、多个位线BL及/BL及布置于多个字线WL与多个位线BL及/BL的相交点处的多个存储器单元MC。字线WL的选择由行解码器12执行，且位线BL的选择由列解码器13执行。感测放大器(SAMP)18耦合到对应位线BL及/BL且耦合到局部I/O线对LIOT/B。局部IO线对LIOT/B经由用作开关的传送门TG 19耦合到主IO线对MIOT/B。
来自位线Bl或/BL的读取数据由感测放大器18放大，且经由互补局部数据线LIOT/B提供到传送门19。传送门19可用作开关以在适当LIOT/B与适当共享主数据线MIOT/B之间形成导电路径。读取数据可经由通过传送门119提供到读取/写入放大器15的导电路径从局部数据线LIOT/B传递到主数据线MIOT/B，读取/写入放大器15将数据提供到IO电路17。从IO电路17接收的写入数据从读取/写入放大器15输出且经由互补主数据线MIOT/B、传送门19及互补局部数据线LIOT/B提供到感测放大器18，且写入于耦合到位线BL或/BL的存储器单元MC中。
转到包含于半导体装置10中的多个外部端子的解释，多个外部端子包含地址端子21、命令端子22、时钟端子23、数据端子24及电力供应端子25及26。输入信号块41可包含地址端子21、命令端子22及时钟端子23。数据接口包含数据端子24。数据端子24可耦合到输出缓冲器以进行存储器的读取操作。替代地，数据端子24可耦合到输入缓冲器以进行存储器的读取/写入存取，如稍后将描述。图1展示动态随机存取存储器(DRAM)的实例，然而，具有用于信号输入/输出的外部端子的任何装置可经包含作为本公开的实施例的外部端子。
地址端子21经供应有提供到地址输入电路31的地址信号ADD及存储体地址信号BADD。地址可由地址输入电路31提供到地址解码器32。命令端子22经供应有命令信号COM。命令信号COM可包含一或多个单独信号。输入到命令端子21的命令信号COM提供到命令输入电路33。命令输入电路33可将命令信号COM提供到命令解码器34。
替代地，地址端子21及命令端子22可为经配置以将命令及地址信号CA提供到命令/地址输入电路42的经组合命令/地址端子。在此实施例中，命令/地址输入电路42在命令/地址端子处接收CA信号且提供地址信号及将内部命令信号分别提供到地址解码器32及命令解码器34。地址信号及命令信号可基于由命令/地址输入电路42接收的CA信号的值的组合。
所接收的地址信号ADD及存储体地址信号BADD提供到地址解码器32。地址解码器32接收地址信号ADD且将经解码行地址信号XADD供应到行解码器12及将经解码列地址信号YADD提供到列解码器13。地址解码器32还接收存储体地址信号BADD且将存储体地址信号BADD供应到行解码器12及列解码器13。
命令解码器34解码命令信号COM以产生各种内部命令信号。举例来说，内部命令可包含用于选择字线的行命令信号及用于选择位线的列命令信号(例如读取命令或写入命令)、提供到模式寄存器46用于选择存储器操作条件(例如启用写入数据复制操作的存储器条件)的模式寄存器命令，如将更详细描述。
当发出行激活命令且对存储体地址及行地址及时供应激活命令且对列地址及时供应读取命令时，读取数据从由这些行地址及列地址指定的存储器单元阵列11中的存储器单元MC读取。读取数据DQ经由读取/写入放大器15及输入/输出电路17从数据端子24输出到外部。类似地，当发出行激活命令且对存储体地址及行地址及时供应激活命令且对列地址及时供应写入命令时，输入/输出电路17可接收数据端子24处的写入数据DQ。在一些实施例中，掩码信号还可在写入操作期间提供于DM端子(还称为DMI引脚)处，其可指示提供于数据端子24处的那些写入数据被写入到存储器单元阵列11。在一些实施例中，数据端子可为垫，例如DQ垫。写入数据DQ经由输入/输出电路17及读取/写入放大器15供应到存储器单元阵列11且写入于由行地址及列地址指定的存储器单元MC中。根据至少一个实施例，输入/输出电路17可包含输入缓冲器及输出缓冲器。
时钟端子23分别供应有外部时钟信号CK_t及CK_c。这些外部时钟信号CK_t及CK_c彼此互补且供应到时钟输入电路35。时钟输入电路35接收外部时钟信号CK_t及CK_c且产生内部时钟信号ICLK。内部时钟信号ICLK供应到内部时钟发生器36，且因此相位控制内部时钟信号LCLK基于从命令输入电路33接收的内部时钟信号ICLK及时钟启用信号CKE产生。尽管不限于此，但DLL电路可用作内部时钟发生器36。相位控制内部时钟信号LCLK供应到输入/输出电路17且可经由DQS端子(其还可称为RDQS引脚)用于读取数据DQ的输出时序。内部时钟信号ICLK还供应到时序发生器37且因此可产生各种内部时钟信号。
模式寄存器46可用于定义半导体装置10的可编程操作及配置的各种模式。模式寄存器留存所存储的信息直到其被重新编程、复位或半导体装置10断电。模式寄存器46可经由模式寄存器写入命令编程。模式寄存器46可包含用于存储与不同存储器操作及配置相关的信息的一或多个寄存器。举例来说，模式寄存器46可用于设置突发长度、突发类型、等待时间、频率设置点、启用可编程终端组件、启用某些存储器操作以及其它。模式寄存器46还可编程有可经读取以提供关于半导体装置10的状态信息的信息。举例来说，模式寄存器46可用于提供就绪状态、校准状态以及其它状态信息。所读取的信息可由半导体装置10的电路编程。模式寄存器46可经由模式寄存器读取命令读取。读取模式寄存器46允许关于操作及配置的状态的信息由半导体装置10提供。
根据本公开的实施例，模式寄存器46可经编程以启用写入数据复制操作。写入数据复制操作可响应于写入命令而执行。在非数据复制写入操作中，来自所有数据端子24(例如所有DQ垫)的数据跨对应于数据端子24中的每一者的数据线驱动。数据线可包含于半导体装置10中的一或多个总线中。来自所有数据线的数据可存储于存储器阵列11中。相比之下，在写入数据复制操作期间，来自数据端子24的子集(例如一个)的数据跨对应于数据端子24的子集的数据线驱动。如将在本文中更详细描述，来自数据线的子集的数据可在读取/写入放大器15处复制以将数据存储于存储器中。
当模式寄存器46经编程以启用写入数据复制操作时，模式寄存器46可提供启用可包含一或多个控制器的写入数据复制控制电路30的控制信号WDC_EN。当写入数据复制控制电路30由来自模式寄存器46的控制信号WDC_EN启用时，写入数据复制控制电路30可响应由命令解码器34提供的命令信号WDC DC0_3。在一些实例中，命令信号WDC DC0_3可为多位信号。基于命令信号WDC DC0_3，写入数据复制控制电路30可防止一些数据线或其部分在数据在写入操作或写入操作的部分期间提供于数据端子24处时驱动。在一些实施例(例如图1中展示的实施例)中，来自模式寄存器46的WDC_EN信号可提供到命令解码器34。在一些实施例中，WDC_EN信号可启用命令解码器34以产生命令信号WDC DC0_3。
电力供应端子25经供应有电力供应电压VDD及VSS。这些电力供应电压VDD及VSS供应到内部电力供应电路39。内部电力供应电路39产生各种内部电压VPP、VOD、VARY、VPERI及Vdd2H。Vdd2H电压可为用作驱动输出信号的输出电压的内部电压。内部电压VPP主要用于行解码器12中，内部电压VOD及VARY主要用于包含于存储器单元阵列11中的感测放大器18中，且内部电压VPERI用于许多其它电路块中。
电力供应端子26经供应有电力供应电压VDDQ及VSSQ。这些电力供应电压VDDQ及VSSQ供应到输入/输出电路17。电力供应电压VDDQ及VSSQ可分别为相同于供应到电力供应端子25的电力供应电压VDD及VSS的电压。然而，如图1中展示，专用电力供应电压VDDQ及VSSQ可用于输入/输出电路17，使得由输入/输出电路17产生的电力供应噪声不传播到其它电路块。
图2是根据本公开的实施例的半导体装置200的芯片布局图。在一些实施例中，半导体装置200可包含图1中展示的半导体装置10的至少一部分。简言之，半导体装置200可包含存储器阵列(例如存储器阵列11)的一或多个存储体202及用于每一存储体202的行解码器204及列解码器206。在一些实施例中，每一存储体202可自身具有数据感测放大器及错误校正码(DSA/ECC)电路208。在其它实施例中，DSA/ECC电路208可共享于两个或更多个存储体202之间。
图2中展示半导体装置200的数据线的实例布置。在写入操作期间，数据可从DQ垫DQ15到0接收且提供到数据总线DBUS。来自DQ垫DQ15到0中的每一者的数据可为串行数据(例如，依序一次一个提供位)。在一些实施例中，来自DQ垫DQ15到0的数据可在提供到数据总线DBUS之前由解串器电路(图2中未展示)解串。数据总线DBUS可经由DBUS/GBUS缓冲器210将数据提供到适当全局数据总线GBUS。全局数据总线GBUS可经由GBUS/MBUS缓冲器212将数据提供到适当主数据总线MBUS。主数据总线MBUS可经由MBUS/LBUS缓冲器214将数据提供到适当局部数据总线LBUS。局部数据总线LBUS可将数据提供到适当DSA/ECC电路208以存储于期望存储体202中。适当MBUS及LBUS可至少部分基于提供有写入命令(未展示)的存储体地址及/或列地址选择。数据跨数据线通过一或多个总线及/或半导体装置200的其它组件来回传输于存储器阵列可称为数据路径。
在一些情况中，提供于一些或所有DQ垫DQ15到0上的数据可在一或多个时段内相同。举例来说，数据的一或多个字节可跨DQ7到0相同，且数据的一或多个字节可跨DQ15到8相同。在非数据复制写入操作期间，跨所有DQ垫的数据将跨所有数据总线DBUS、GBUS、MBUS及LBUS提供以将数据存储于存储器中。然而，根据本公开的实施例，写入数据复制操作可在数据跨一或多个数据线重复时执行。在本公开的一些实施例中，在写入数据复制操作期间，从DQ垫中的一或多者提供的数据可在本公开的一些实施例中提供到数据总线DBUS、GBUS、MBUS及LBUS。接着，来自DQ垫中的一或多者的数据可跨所有数据线提供于LBUS或DSA/ECC电路208处，使得来自DQ15到0的所有数据存储于存储器中。举例来说，在一些实施例中，数据可跨DQ7到0的DQ垫中的一者的数据线及/或DQ垫DQ15到8的DQ垫中的一者的数据线驱动。此可减少需要跨数据总线DBUS、GBUS、MBUS及/或LBUS驱动的数据线的数目。在一些实施例中，减少在写入操作期间需要用数据驱动的数据线的数目可降低存储器装置200的功耗。
在一些实施例中，写入操作可具有突发结构。即，将写入到存储器的设置数目个数据位可响应于写入命令而串行提供于一或多个线(例如DQ15到0)上。图3是根据本公开的实施例的突发300的框图。在一些实施例中，突发300可包含数个突发循环302。每一突发循环302可包含数个节拍304。在一些实施例中，位可在突发循环302的每一节拍304期间提供。在本文中描述的实例中，突发循环302包含8个节拍304且每一突发300包含4个突发循环302，总共32个节拍304。因此，每线32个位可在突发300期间传输。然而，图3中展示的突发结构仅供例示。在其它实施例中，突发可具有不同数目个节拍及/或可分成不同数目个突发循环。
虽然在一些情况中数据可针对突发的所有32个节拍跨两个或更多个线相同，但数据针对突发的部分跨两个或更多个线相同是更常见的。因此，如果写入数据复制操作需要数据响应于写入命令而针对整个突发跨两个或更多个线相同，那么无法显著利用写入复制操作的省电。因此，在一些实施例中，写入操作可包含非数据复制写入操作与写入数据复制操作的组合。举例来说，写入操作可包含在响应于写入命令的突发的部分的非数据复制写入操作期间将数据提供到跨所有数据总线(例如DBUS、GBUS、MBUS、LBUS)提供的所有线(例如DQ垫)，且还包含将数据提供到跨数据总线的一或多个群组复制及提供的线中的一或多者。在本公开的一些实施例中，写入命令或其它命令可包含将突发的部分指定为非数据复制写入操作或写入数据复制操作的信息。举例来说，在本公开的一些实施例中，针对4个突发循环内的32位突发，写入命令可包含将每一突发循环指定为非数据复制写入操作或写入数据复制操作的操作数。本公开的其它实施例还包含突发长度、突发循环及将突发的部分指定为非数据复制写入操作或写入数据复制操作的不同组合。
图4是根据本公开的实施例的方法的流程图400。在框402，可执行编程模式寄存器(MR)以启用写入数据复制(WDC)模式的步骤。举例来说，由命令输入电路33提供的命令可用于编程模式寄存器46以启用半导体装置10的WDC模式。WDC模式可响应于写入命令而启用写入数据复制操作。
在框404，可执行提供包含操作数位DC0到3的存取命令CAS的步骤。操作数位DC0到3可指示用于写入操作的突发的哪些突发循环应执行为非数据复制写入操作及突发的哪些突发循环应执行为写入数据复制操作。举例来说，在一些实施例中，操作数位的“1”或高值可指示突发循环的写入数据复制操作且操作数位的“0”或低值可指示突发循环的非数据复制写入操作。操作数位DC0到3包含4个位，每一位对应于突发的4个突发循环中的一者。然而，针对具有不同数目个突发循环的突发，CAS命令中可包含不同数目个操作数位。在一些实施例中，操作数位DC0到3可作为控制信号WDC_DC0到3提供到写入数据复制控制电路(例如写入数据复制控制电路30)。替代地，在一些实施例中，操作数位DC0到3可在框406被提供写入命令而非在框404被提供CAS命令。
在框406，可执行提供写入命令的步骤。接着，存储器可响应于写入命令而执行写入操作。至少部分基于操作数位DC0到3的值，针对一些突发循环，可执行非数据复制写入操作，且针对其它突发循环，可执行写入数据复制操作。
图5是根据本公开的实施例的存储器操作的时序图500。时序图500说明可在本公开的一些实施例中执行包含写入数据复制及非数据复制写入操作两者的写入操作的方式的实例。在一些实施例中，时序图500中描绘的存储器操作可由半导体装置10及/或半导体装置200执行。
时序图500的第一行说明差分时钟信号CK_c及CK_t。差分时钟信号CK_c及CK_t的交叉点可为用于时序存储器操作的时钟信号的上升及下降沿。差分时钟信号的上升沿由箭头502指示。时序图500的第二行说明命令地址信号CA。第三行说明对应于DQ垫DQ0的数据线(例如数据线DQ0)。第四行说明对应于DQ垫DQ7到1的数据线(例如数据线DQ7到1)。针对对应于DQ7到1的数据线说明单个时间线，因为这些数据线的操作可基本上相同。第五行说明对应于DQ垫DQ8的数据线(例如数据线DQ8)且第六行说明对应于数据垫DQ15到9的数据线(例如数据线DQ15到9)。针对对应于DQ15到9的数据线说明单个线，因为这些数据线的操作可基本上相同。虽然时序图500中说明的存储器操作指示存储器装置具有16个数据线DQ15到0，但在其它实施例中，执行存储器操作的存储器装置可具有更多或更少数据线(例如8、32)。
在图5中展示的实例操作中，突发包含4个突发循环，其中突发循环中的每一者包含8个节拍。在本实例中，跨数据线DQ7到0的数据在第一突发循环及第三突发循环内相同。即，跨数据线DQ7到0的数据的第一字节与数据的第三字节相同。跨数据线DQ15到8的数据在第一突发循环及第三突发循环内相同。如先前指出，尽管本文中提供的实例具有包含32个节拍的突发，但在其它实施例中，突发可具有不同数目个节拍及/或不同数目个突发循环。
在或大约在时间T-1，可提供CAS命令。CAS命令可包含操作数位DC0到3。在一些实施例中，操作数位DC0到3可经提供有时钟信号CK_t的下降沿。在图5中展示的实例中，DC0＝1，DC1＝0，DC2＝1，且DC3＝0。在此实例中，CAS命令的操作数位指示响应于后续写入命令，写入数据复制操作应在突发的第一及第三突发循环内执行且非数据复制写入操作应在突发的第二及第四突发循环内执行。
在或大约在时间T0，可提供写入命令。在写入等待时间(WL)之后，在或大约在时间Ta1，在可为从约时间Ta1到时间Ta2的第一突发循环内，写入数据复制操作可响应于DC0＝1而执行。在写入数据复制操作期间，写入到存储器的数据可从数据线DQ0及数据线DQ8提供到存储器。从数据线DQ0提供的数据作为对应于数据线DQ7到1的数据复制及写入到存储器，且从数据线DQ8提供的数据作为对应于数据线DQ15到9的数据写入到存储器。来自数据线DQ7到1及数据线DQ15到9的数据没有提供到存储器，即使此数据存在于对应DQ垫处。在本公开的一些实施例中，经配置以从DQ7到1及DQ15到9接收数据的存储器的总线中的数据线在第一突发循环期间无需驱动。
在可从约时间Ta2到时间Ta3的第二突发循环内，非数据复制写入操作可响应于DC1＝0而执行。在写入操作期间，写入到存储器的数据可从所有数据线DQ15到0提供到存储器。经配置以从所有数据线DQ15到0接收数据的存储器的数据总线的所有线可在第二突发循环期间驱动。
在可从约时间Ta3到时间Ta4的第三突发循环内，写入数据复制操作可响应于DC2＝1而执行。类似于第一突发循环，来自数据线DQ7到1及数据线DQ15到9的数据没有提供到存储器。确切来说，来自数据线DQ0的数据作为对应于数据线DQ7到1的数据写入到存储器且从数据线DQ8提供的数据作为对应于数据线DQ15到9的数据写入到存储器。在本公开的一些实施例中，经配置以从DQ7到1及DQ15到9接收数据的存储器的数据总线在第三突发循环期间无需驱动。
在可从约时间Ta4到时间Ta5的第四突发循环内，非数据复制写入操作可响应于DC3＝0而执行。类似于第二突发循环，待写入到存储器的数据可从所有数据线DQ15到0提供到存储器。在第四突发循环期间，经配置以从所有数据线DQ15到0接收数据的存储器的所有数据总线可被驱动。
尽管图5中展示的实例展示在突发的每一突发循环内在非数据复制与写入数据复制操作之间交替的存储器操作，但可执行操作的任何组合。举例来说，非数据复制写入操作或写入数据复制操作可在所有突发循环内执行。在另一实例中，写入数据复制操作可在前两个突发循环内执行且非数据复制写入操作可在后两个突发循环内执行。在另一实例中，非数据复制写入操作可在第一突发循环内执行且写入数据复制操作可在剩余三个突发循环内执行。
在图5中展示的实例中，一个数据线用于提供跨八个数据线重复的数据(例如用于DQ7到0的DQ0及用于DQ15到8的DQ8)。然而，可使用用于提供重复数据的其它组合。举例来说，一个数据线可用于提供跨四个数据线重复的数据。在另一实例中，一个数据线可用于提供跨十六个数据线重复的数据。此外，在图5中展示的实例中，操作数位DC0到3用于指定数据线DQ7到0及DQ15到8的突发循环的写入操作的类型。在本公开的一些实施例中，更多或更少操作数位可包含于CAS命令中以提供更大粒度来指定写入命令的写入操作的类型。举例来说，在本公开的一些实施例中，CAS命令包含用于指定与数据线DQ15到8的突发循环分离的数据线DQ7到0的突发循环的写入操作的类型的操作数位。
图6是根据本公开的实施例的DQ垫到半导体装置中的存储器单元阵列之间的数据路径的示意图600。针对上下文还展示半导体装置的选择组件。在一些实施例中，示意图600中展示的数据路径及组件可包含于半导体装置10及/或半导体装置200中。在图6中展示的实例中，存在对应于八个DQ垫DQ7到0的八个数据线(例如数据线DQ7到0)。然而，如图1、2及5中展示，在其它实施例中，可存在其它数目个数据线(例如4、16、32)。应理解，每一数据线DQ7到1具有到存储器阵列的相应数据路径。然而，为简单起见，针对数据线DQ1到7说明一个路径，因为数据线DQ7到1的数据路径的操作可基本上相同。
如图6中展示，在写入操作(非数据复制写入操作或写入数据复制操作)期间，来自DQ0的数据可通过缓冲器602提供到解串器608。来自DQ0的数据可经提供为一系列位(例如32个位)。解串器608可从DQ0接收一系列位且将位并行输出到数据总线DBUS上。在一些实施例中，DBUS的宽度可为多个位且可匹配解串器608的输出的宽度。在其中解串器接收32个位的实例中，DQ0的DBUS可为32位总线。类似于参考图2描述的内容，DBUS可经由缓冲器616将数据提供到全局数据总线GBUS。GBUS可经由缓冲器618将数据提供到适当主数据总线MBUS，且MBUS可经由缓冲器620将数据提供到适当局部数据总线LBUS。适当MBUS及LBUS可至少部分基于提供有写入命令(未展示)的存储体地址及/或列地址选择。数据可从LBUS提供到一或多个写入放大器622。写入放大器622可将数据从LBUS写入到存储器阵列(图6中未展示)的存储器单元。
转到DQ7到1，在非数据复制写入操作期间，来自DQ7到1的数据可以类似于从DQ0提供的数据的方式提供到存储器阵列的存储器单元。即，来自DQ7到1的数据可经由缓冲器604提供到解串器610，到数据总线DBUS，且经由缓冲器624从DBUS到全局数据总线GBUS，且接着经由缓冲器626到适当主数据总线MBUS且经由缓冲器628到适当局部数据总线LBUS到写入放大器632。
在本公开的一些实施例中，在解串器610之后可存在控制器614。在一些实施例中，控制器614可包含多个控制电路，例如，对应于DQ7到1的每一数据线一个。在其它实施例中，可存在多个控制器614，对应于DQ7到1的每一数据线一个。在一些实施例中，控制器614可包含于写入数据复制控制电路中，例如图1中展示的写入数据复制控制电路30。在一些实施例中，控制器614可由有效WDC_EN信号启用。在一些实施例中，WDC_EN信号可由模式寄存器提供，例如模式寄存器46。当控制器614停用(例如，WDC_EN无效)时，来自DQ7到1的数据在写入操作期间沿着相应数据路径传递。当控制器614启用(例如，WDC_EN有效)时，控制器614可至少部分基于由控制器614接收的控制信号WDC DC0_3控制。在一些实施例中，WDC DC0_3可由命令解码器提供，例如命令解码器34。控制信号WDC DC0_3可基于包含于存取命令或写入命令中的操作数位，如先前参考图4及5描述。
控制信号WDC DC0_3可响应于写入命令而指示在突发的特定突发循环期间执行非数据复制写入操作还是写入数据复制操作。当WDC DC0_3指示将在突发循环期间执行非数据复制写入操作时，控制器614可保持无效且来自DQ7到1的数据可沿着相应数据路径提供到存储器阵列。即，DQ7到1的DBUS、GBUS、MBUS及LBUS数据路径的数据线经驱动以在突发循环期间从所有DQ垫提供数据。当WDC DC0_3指示将在突发循环期间执行写入数据复制操作时，控制器614可有效且防止DQ7到1的DBUS、GBUS、MBUS及/或LBUS的数据线在所述突发循环内驱动。在一些实施例中，控制器614可使数据线维持在先前状态(例如，使数据线保持在高或低状态)。
控制器630可沿着对应于DQ7到1的LBUS包含或包含于所述LBUS之后。在一些实施例中，控制器630可包含多个控制电路，例如，对应于DQ7到1的每一数据线一个。在其它实施例中，可存在多个控制器630，对应于DQ7到1的每一数据线一个。在一些实施例中，控制器630可包含于写入数据复制控制电路中，例如图1中展示的写入数据复制控制电路30。在一些实施例中，控制器630可由有效WDC_EN信号启用。当控制器630停用(例如，WDC_EN无效)时，来自DQ7到1的数据在写入操作期间沿着所有LBUS传递到写入放大器632。当控制器630启用(例如，WDC_EN有效)时，第二控制器630可至少部分基于由控制器630接收的控制信号WDC DC0_3控制。
当WDC DC0_3指示将在突发循环期间执行非数据复制写入操作时，来自DQ7到1的数据可沿着相应数据路径提供到写入放大器632以在突发循环内存储于存储器阵列的存储器单元中。即，控制器630可保持无效。当WDC DC0_3指示将在突发循环期间执行写入数据复制操作时，控制器630有效且可从对应于DQ0的LBUS接收数据且将数据从DQ0 LBUS提供到与DQ7到1相关联的写入放大器632以在所述突发循环内写入到存储器阵列。
因此，在一些实施例中，在写入复制数据操作期间，需要驱动对应于DQ0的数据路径的DBUS、GBUS、MBUS及/或LBUS以将DQ7到0的数据传输到存储器阵列。此可允许在一些写入操作期间降低功耗。
在图6中展示的实施例中，半导体装置可进一步包含数据掩码反转(DMI)引脚。DMI引脚可提供掩码信号，其可包含串行提供的多个位。来自DMI引脚的掩码信号可以类似于从DQ0提供的数据的方式提供到写入放大器622及632。即，掩码信号可经由缓冲器606提供到解串器612到数据总线DBUS，且经由缓冲器634从DBUS到全局数据总线GBUS，且接着经由缓冲器636到适当主数据总线MBUS且经由缓冲器638到适当局部数据总线LBUS到写入放大器622及632。当掩码信号有效时，写入放大器622及632可停用。当停用时，写入放大器622及632无法在写入操作期间将来自LBUS的数据写入到存储器单元。即，有效掩码信号可致使写入放大器622及632“忽略”所接收的数据。因此，可保存存储器单元中的现存数据。当掩码信号无效时，写入放大器622及632可在写入操作期间将来自LBUS的数据写入到存储器单元。掩码信号可允许对存储器单元进行更强针对性写入。即，不是每个由写入命令指示的存储器单元需要响应于写入命令而在写入操作期间写入。在一些实施例中，DMI引脚可在其它存储器操作期间用于其它目的。举例来说，DMI引脚可用于在图9中展示的读取操作期间提供奇偶校验数据。
图7是根据本公开的实施例的DQ垫到半导体装置中的存储器单元阵列之间的数据路径的示意图700。针对上下文还展示半导体装置的选择组件。在一些实施例中，示意图700中展示的数据路径及组件可包含于半导体装置10及/或半导体装置200中。图7展示相同于图6中的数据路径及组件的许多数据路径及组件，例如DQ7到0、DMI、解串器708、710、712、缓冲器702、704、706、716、718、720、724、726、728、734、736、738、DBUS、GBUS、MBUS、LBUS、第一及第二控制器714、730及写入放大器722、732。这些数据路径及组件可以基本上相同于图6中展示的对应数据路径及组件的方式布置及操作。因此，为简洁起见，这些数据路径及组件及其操作在此将不再论述。
在一些实施例中，半导体装置可包含错误校正特征。在图7中展示的实例中，可包含错误校正码(ECC)电路，更明确来说，ECC解码器电路744。在一些实施例中，ECC解码器电路744可分析由解串器708、710、712从DQ7到0、DMI提供的数据且将经校正数据提供到DBUS的数据线。在一些实施例中，此可减少错误数据写入到存储器阵列。
对应于提供于DQ7到0、DMI上的数据的奇偶校验数据可提供于奇偶校验/RDQS引脚上，经由缓冲器740到解串器742。经解串奇偶校验数据可经由经解串奇偶校验数据共享且用于读取数据选通(RDQS)的数据总线提供到ECC解码器电路744。奇偶校验/RDQS引脚可为多用途引脚。在写入操作期间，奇偶校验/RDQS引脚可用于提供奇偶校验数据。然而，在读取操作期间，奇偶校验/RDQS引脚可用于在图9中展示的读取操作期间选通数据的时钟信号。
除奇偶校验数据之外，ECC解码器电路744还可从模式寄存器接收WDC_EN信号及从命令解码器接收控制信号WDC DC0_3。当WDC_EN信号无效及/或WDC DC0_3指示将在突发循环内执行非数据复制写入操作时，ECC解码器电路744可基于在所述突发循环内从解串器742接收的奇偶校验数据对从解串器708及710提供的数据执行错误校正计算。经校正数据可从ECC解码器电路744跨所有数据路径(例如，用于DQ7到0)提供到写入放大器722及732。
当WDC_EN信号有效且控制信号WDC DC0_3指示将在突发循环内执行写入数据复制操作时，ECC解码器电路744可基于在所述突发循环内从解串器742接收的奇偶校验数据对从解串器708提供的数据执行错误校正计算。即，ECC解码器电路744可对从DQ0提供的数据执行错误校正。ECC解码器电路744可沿着对应于DQ0的数据路径将经校正数据提供到写入放大器722。然而，如参考图6论述，第二控制器730可将经校正数据从用于DQ0的数据路径提供到写入放大器732。因此，在一些实施例中，在写入数据复制操作期间，ECC解码器电路744可执行更少错误校正计算，此在一些应用中可降低功耗。
在一些实施例中，在写入数据复制操作期间，控制器714可在用于DQ7到1的输入处将全零提供到ECC解码器电路744。在这些实施例中，ECC解码器电路744可基于DQ0数据及全零DQ1到7输入及从奇偶校验/RDQS引脚提供的奇偶校验数据执行计算。在一些实施例中，尽管ECC解码器电路744在DQ1到7上接收输入(例如全零)，但缓冲器724、726及728可保持无效且控制器730可将数据从用于DQ0的数据路径复制到写入放大器732。因此，在一些实施例中，可节省电力，因为缓冲器724、726及728无需驱动。
图8是根据本公开的实施例的DQ垫到半导体装置中的存储器单元阵列之间的数据路径的示意图800。针对上下文还展示半导体装置的选择组件。在一些实施例中，示意图800中展示的数据路径及组件可包含于半导体装置10及/或半导体装置200中。图8展示相同于图6及7中的数据路径及组件的许多数据路径及组件，例如DQ7到0、DMI、奇偶校验引脚、解串器808、810、812、842、缓冲器802、804、806、816、818、820、824、826、828、834、836、838、840、DBUS、GBUS、MBUS、LBUS、用于RDQS的DBUS、第一及第二控制器814、830、写入放大器822、832及ECC解码器电路844。这些数据路径及组件可以基本上相同于图6及7中展示的对应数据路径及组件的方式布置及操作。因此，为简洁起见，这些数据路径及组件及其操作在此将不再论述。
在一些实施例中，半导体装置可包含错误校正特征。在图8中展示的实例中，可包含错误校正码(ECC)电路，更明确来说，ECC编码器电路846。在一些实施例中，ECC编码器电路846可接收在写入操作期间从写入放大器822及832写入到存储器阵列的数据且产生对应于写入到存储器阵列的数据的奇偶校验数据。由ECC编码器电路846产生的奇偶校验数据可提供到存储器阵列用于存储(未展示)。在一些实施例中，奇偶校验数据可与写入到存储器阵列的数据分开存储。在一些实施例中，此可减少错误数据从存储器阵列读取。如图8中展示，在一些实施例中，ECC编码器电路846可以相同方式操作，不管写入操作是非数据复制写入操作还是写入数据复制操作。
图9是根据本公开的实施例的半导体装置中的存储器单元阵列到DQ垫之间的数据路径的示意图900。针对上下文还展示半导体装置的选择组件。在一些实施例中，示意图900中展示的数据路径及组件可包含于半导体装置10及/或半导体装置200中。在一些实施例中，示意图900中展示的至少一些数据路径及组件可与图6、7及/或8中展示的数据路径及组件组合使用。
如图9中展示，在读取操作期间，来自存储器阵列(未展示)的数据可与奇偶校验数据一起提供到ECC解码器电路942。ECC解码器电路942可基于奇偶校验数据对来自存储器阵列的数据执行错误校正计算。经校正数据可提供到读取放大器924及932。奇偶校验数据可提供到读取放大器940。读取放大器924、932及940可将数据及奇偶校验数据提供到局部数据总线LBUS。LBUS可经由缓冲器922、930及938将数据及奇偶校验数据提供到主数据总线MBUS。MBUS可经由缓冲器920、928及936将数据及奇偶校验数据提供到全局数据总线GBUS。GBUS可经由缓冲器918及926将来自存储器阵列的数据提供到数据总线DBUS。GBUS可将奇偶校验数据提供到用于DMI引脚的数据总线。
来自存储器的数据可由串行器912及914串行化。数据可经由缓冲器904及906提供到适当数据垫DQ7到0。奇偶校验数据可由串行器916串行化且经由缓冲器908提供到奇偶校验引脚。如参考图6指出，在一些实施例中，在写入操作期间，用于在读取操作期间提供奇偶校验数据的引脚用于在写入操作期间提供掩码信号。在一些实施例中，多用途引脚可减少半导体装置所需的引脚及/或数据线的数目。
在读取操作期间，读取数据选通信号RDQS可经由串行器910及缓冲器902提供到RDQS引脚。在一些实施例中，RDQS可由内部时钟发生器及/或时序发生器(例如内部时钟发生器36、时序发生器37)产生。如参考图7论述，在一些实施例中，用于在读取操作期间提供RDQS信号的引脚可用于在写入操作期间提供奇偶校验数据。在一些实施例中，多用途引脚可减少半导体装置所需的引脚及/或数据线的数目。
如本文中描述，在一些实施例中，写入数据复制操作可降低包含存储器的半导体装置的功耗。在一些实施例中，可利用写入到存储器的数据的重复特征来避免驱动一或多个数据线或其部分。
从前文将了解，尽管本文中已出于说明目的而描述本发明的特定实施例，但可在不脱离本发明的精神及范围的情况下作出各种修改。因此，本发明只受所附权利要求书限制。
