一种连续长录波回放功率源用信号发生器及信号发生方法与流程

1.本发明属于信号发生处理技术领域，尤其涉及一种连续长录波回放功率源用信号发生器及信号发生方法。


背景技术：

2.本部分的陈述仅仅是提供了与本发明相关的背景技术信息，不必然构成在先技术。
3.随着电力技术的发展，用电负荷复杂多样，要求计量用电能表能够准确计量各种常用用电负荷波形的电能。
4.目前对电能表计量检测采用电能比较法，需要一种高精度的标准功率源，可以通过标准功率源实现对现场负荷的录波波形的长时间、高精度回放，实现电能表在各种家用负荷波形下电能计量检定及研究。要实现长时间连续高精度的现场录波回放功率源，首先需要有长时间、高精度的连续录波信号发生器。其次是能过宽带宽、高精度的功率放大器。
5.目前，对于功率源用信号发生器，采用的是单片机 单da发生 滤波器的信号发生器。由于单片机的数据处理能力有限，因此信号发生器的拟合信号点数较少，一般为工频3600点，信号失真度大。所采用的da一般为16bit的dac，信号分辨率低，需要配合相应的滤波器，难以输出宽频率、快变化的信号发生。只能实现周期信号的发生，无法完成长时间、非周期的连续录波信号的发生。
6.现有技术中还存在采用dsp 双da的模式，通过双da扩展信号的位数，双da采用16bitdac，理论可实现32bit的信号分辨率。但是实际上双da信号发生的方式，一个dac控制幅值信号，一个dac控制波形信号，其信号发生的实际幅值分辨率最高仍为16bit，其并未增加信号最高的分辨率，仍然存在信号幅值分辨率低的问题。相较于单16bit的da，只是通过另一个16bit的波形信号dac保证输出信号的幅值宽范围调整时波形dac的分辨率。但是需要增加一个dac，其体积成本均提升，双da采用两个da串联实现da扩展。在da串联时需要先经过运放跟随器，无法直接串联。
7.因此两个da的非线性及运放的非线性将叠加，导致信号发生器的线性度变差，同时只能实现周期信号的发生，无法完成长时间、非周期的连续录波信号的发生。


技术实现要素：

8.为克服上述现有技术的不足，本发明提供了一种连续长录波回放功率源用信号发生器，可实现长时间、非周期信号的发生，且可录波回放的时长扩展方便，理论时长无限制。
9.为实现上述目的，本发明的一个或多个实施例提供了如下技术方案：
10.第一方面，公开了一种连续长录波回放功率源用信号发生器，包括：
11.控制器、第一分段式数模转换单元及第二分段式数模转换单元；
12.所述控制器接收解析后的录波数据并将数据按照一定的顺序分块存储，同时按照一定的顺序将存储的数据到数据接口，利用数据接口将电压、电流输出信号输出至各自对
应的第一分段式数模转换单元及第二分段式数模转换单元；
13.所述控制器连续循环的进行数据传输，实现连续的录波回放。
14.进一步的技术方案，还包括第一运放跟随器、第二运放跟随器、电压信号端子及电流信号端子；
15.所述第一运放跟随器连接至第一分段式数模转换单元，所述第二运放跟随器连接至第二分段式数模转换单元，电压信号端子连接至第一运放跟随器，电流信号端子连接至第二运放跟随器；
16.所述第一分段式数模转换单元的输出信号经第一运放跟随器缓冲输出，然后再从电压信号端子输出；
17.所述第二分段式数模转换单元的输出信号经第二运放跟随器缓冲输出，然后再从电流信号端子输出。
18.进一步的技术方案，所述控制器为dsp控制器，所述dsp控制器通过以太网口连接至外部设备；
19.所述dsp控制器包括至少三个数据存储块，分别为第一数据存储块、第二数据存储块及第三数据存储块；
20.所有数据存储块均通过传输通道连接至接口。
21.进一步的技术方案，所述以太网口采用百兆以太网口，所述百兆以太网口将录波数据低延时的传输到dsp控制器，用于满足录波回放从数据传输到数据处理、再到录波数据经第一分段式数模转换单元及第二分段式数模转换单元输出的高拟合点数要求。
22.进一步的技术方案，所述dsp控制器采用dma传输通道传输至spi接口，spi接口能够多通道输出，所述dsp控制器处理后得到的电压信号和电流信号，分别从不同的spi接口输出。
23.进一步的技术方案，所述第一分段式数模转换单元及第二分段式数模转换单元的正负输出模式支持两种模式：
24.一是采用双参考基准的模式，即正端输出参考正端基准，负端输出参考负端基准；
25.二是采单基准双极性输出模式，正负输出均参考正端基准；
26.进一步的优选的，所述第一分段式数模转换单元及第二分段式数模转换单元采用单基准双极性输出模式，采用单基准双极性输出模式的数模转换，消除正负边输出时的幅值不对称的误差。
27.进一步的技术方案，所述电压信号端子实际输出为录波数据中电压通道的模拟电压信号，提供给功率放大电路，通过v/v变换，还原输出为实际的录波电压信号。
28.进一步的技术方案，所述电流信号端子实际输出为录波数据中电流通道的模拟电压信号，提供给功率放大电路，通过i/v变换，还原输出为实际的录波电流信号。
29.第二方面，公开了一种连续长录波回放功率源用信号发生方法，包括：
30.录波数据依次传输到第一数据存储块，当第一数据存储块存储满时，触发dma中断，在中断内启动录波数据继续存入第二数据存储块，第一数据存储块的数据启动spi的dma通道并输出数据；
31.当第一数据存储块输出完成时，触发dma中断，启动录波数据继续存入第三数据存储块，并启动第二数据存储块的dma通道并输出数据；
32.当第二数据存储块输出完成时，触发dma中断，启动录波数据继续存入第一数据存储块，并启动第三数据存储块的dma通道并输出数据；
33.当第三数据存储块输出完成时，触发dma中断，启动录波数据继续存入第二数据存储块，并启动第一数据存储块的dma通道并输出数据；
34.上述步骤连续循环进行数据传输，从而实现连续的录波回放。
35.以上一个或多个技术方案存在以下有益效果：
36.本发明采用基于分段式结构的20bitdac，其最高可实现20bit的幅值分辨率，相比较现有的信号发生器方案大大提升了信号分辨率，结构简单，同时无需增加其他的运放及da，大大提升了信号发生器的线性度；借助dac的单基准双极性输出模式，消除信号发生器正负边幅值不对称导致的畸变误差；提出一种连续录波回放信号的发生方法，可实现长时间、非周期信号的发生，且可录波回放的时长扩展方便，理论时长无限制。
37.本发明附加方面的优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
38.构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。
39.图1为本发明实施例信号发生器系统框图；
40.图2为本发明实施例dsp控制器系统框图；
41.图3为本发明实施例长录波回放的方法框图；
42.图4为本发明实施例数据分块存储方法框图；
43.图5为本发明实施例dac原理框图；
44.图6为本发明实施例dac的单基准双极性输出模式框图；
45.图7为本发明实施例运放跟随器框图。
具体实施方式
46.应该指出，以下详细说明都是示例性的，旨在对本发明提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本发明所属技术领域的普通技术人员通常理解的相同含义。
47.需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本发明的示例性实施方式。
48.在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
49.实施例一
50.本实施例公开了一种连续长录波回放功率源用信号发生器，参见附图1所示，信号发生器由有dsp控制器、分段式dac0、分段式dac1、运放跟随器0、运放跟随器1、电压信号端子、电流信号端子组成。
51.录波数据通过以太网口连接dsp控制器，录波数据一般存储在外部pc电脑，录波数据一般为comtrade格式，经解析后的录波数据通过以太网口高速传输至dsp控制器，经dsp控制器处理后，控制dac输出。
52.dsp控制器通过spi_0和分段式dac0连接，录波数据经dsp控制器处理后，通过dma通道经spi_0控制dac0输出，完成录波回放波形的信号发生；dsp控制器通过spi_1和分段式dac1连接，录波数据经dsp控制器处理后，通过dma通道经spi_0控制dac0输出，完成录波回放波形的信号发生；分段式dac0与运放跟随器0连接，dac0的输出信号经运放跟随器缓冲输出；分段式dac1与运放跟随器1连接，dac1的输出信号经运放跟随器缓冲输出；运放跟随器0和电压信号端子连接，dac的输出经跟随器从电压信号端子输出；运放跟随器1和电压信号端子连接，dac的输出经跟随器从电流信号端子输出。
53.本发明具有两路信号，包括电压、电流输出信号，两路信号输出的系统框图均如图2所示，下面对一路信号的系统控制框图进行详细说明。dsp控制器包括通讯网口、数据存储块0、数据存储块1、数据存储块2、dma传输通道、spi接口，外部录波数据通过以太网口高速的传输到dsp控制器，dsp将数据按照一定的顺序转存到三个数据存储块，同时按照一定的顺序要求将存储数据块的数据，通过dma传输到spi接口，输出至分段式dac。
54.本发明的录波数据是通过dac转换为两路模拟信号输出(电压、电流信号)，此处只是根据录波数据中包含的电压、电流信号对应做了区分。参见信号发生器系统框图1。
55.本发明采用百兆以太网口传输录波数据，信号发生器采用2.5万点高拟合点数设计，无需后续的滤波器，减少体积，提升带宽，减小信号的失真度。由于数据通讯量大，一般的传输接口无法承受这么大数据吞吐量，本发明采用百兆以太网口作为通讯接口；按照以太网口100mb/s的传输速率计算，20bit的dac需要占用约3字节(24bit)，dac最高拟合点数为(100mb/s)/24bit≈4m/s，同时具有电压、电流两路信号输出，因此拟合点数减半为4m/2＝2m/s，再除去数据传输协议的额外开销，dac的拟合点数定为1.25m/s点，换算工频每周波(50hz)点数为1.25m/s*0.02s＝2.5万点。
56.本发明数据采用数据分块存储技术，存储块分为数据存储块0、数据存储块1、数据存储块2三个存储块的方式，目的是为了解决dac的数模转换速率和录波数据网口传输不一致的问题、dsp的dma传输配置问题，录波数据网口传输的数据速率可高达100mb/s，而数模转换的速率为0.5m/s，转换为数据速率为0.5m/s*4字节*8bit*2个信号＝32mb/s，因此转换的数据速率低于网口传输速率，如果不采用多个数据存储块的方式，会存在几个问题：录波波形通过网口传输的速率和模数转换速率不匹配的问题，若只有一个数据存储块，将导致数存储块满了之后，数据还没有经过数模转换输出就被新的数据覆盖，导致回放波形错误；dsp的dma传输配置问题，若只有2个数据存储块，当第一个数据存储块传输完成时，在dma发送数据完成中断内要启动该数据存储块的dma接收录波数据的网口传输数据，该数据存储块的传输完成dma中断中启用数据接收dma传输，实际应用时将会dma配置错误，导致传输失败；因此采用3数据存储块方式。
57.参见附图4所示，数据分块按照如下步骤进行：
58.步骤1：数据存储块0的数据通过spi的dma传输完时，触发dma中断，在中断内，启动数据存储块2接收网口传输的录波数据，并启动数据存储块1的dma通道输出数据到dac；
59.步骤2：数据存储块1的数据通过spi的dma传输完时，触发dma中断，在中断内，启动数据存储块0接收网口传输的录波数据，并启动数据存储块2的dma通道输出数据到dac；
60.步骤3：数据存储块2的数据通过spi的dma传输完时，触发dma中断，在中断内，启动数据存储块1接收网口传输的录波数据，并启动数据存储块0的dma通道输出数据到dac；
61.步骤4：步骤3之后可以继续接续步骤1，实现连续循环的数据传输，从而实现连续的录波回放。
62.关于分段式dac，本发明的adc采用adi的dac，有效分辨率20bit，积分非线性为1ppm(百万分之一)，分辨率为1ppm，长期线性稳定性为0.19lsb(即为0.19ppm)，输出建立时间小于1us，完全满足本发明的线性度、分辨率的要求。本发明的分段式dac0和分段式dac1均为ad5791，电路原理一致。
63.基于分段式dac的高线性、高分辨率的da转换技术，参见附图5所示，ad5791的dac架构由两个匹配的dac部分组成，上图5给出了简化电路图。右边是6bitmsb电阻(63位匹配电阻)网络，20位数据字的6个msb经解码用于驱动63个开关e0到e62，每个开关将63个匹配电阻之一连接到vrefp或vrefn电压，20bitdac的高6bit由此网络确定。左边是14bitr-2r梯形网络，数据字的其余14位驱动14位电压模式r-2r梯形网络的s0至s13开关，20bitdac的低14bit由此网络确定。vrefpf和vrefps是dac的正基准输入，vrefnf和vrefns是dac的负基准输入，基准输入利用外部放大器进行强制检测，确保实现20bit性能，减少内部电阻网络的接线阻抗对性能的影响。vout为dac的电压信号输出。
64.再次参见附图5。关于分段式主要是针对dac的架构来说的。分段式dac的意思，是指分为14bit的r-2r电阻网络和6bit的msb电阻，最终实现20bitdac。
65.基于dac的单基准双极性输出模式的信号发生技术：如图6所示为分段式dac的单基准双极性输出模式框图。分段式dac的正负输出模式支持两种模式，一种是采用双参考基准的方式，即正端输出参考正端基准，负端输出参考负端基准，二是采单基准双极性输出模式，正负输出均参考正端基准。本发明采用单基准双极性输出模式，通过软件配置可用来从单端基准输入(vrefn＝0v)产生双极性输出范围，参考基准只需要一个参考，通过内部dac的软件配置，可现实输出从-vref- ref范围的电压输出，同时不需要外部增加任何其他器件，正负输出均参考一个基准输入，不需分别校准，采用同一个校准系数，输出正负边的幅值即可对称输出，线性度好；同时dac内部存在零位校准寄存器，可预先将dac的输出零位值校准，此时dac输出的正负边幅值几乎完全相对称(误差小于1ppm)；因此，采用dac的单基准双极性输出模式的数模转换技术，消除了正负边输出时的幅值不对称的误差，提高了dac输出线性度。
66.运放随器的原理框图如图7所示，本发明运放跟随器的运算放大器采用adi的a8675，典型失调电压仅10μv，失调漂移为0.2μv/℃，噪声仅为0.10μv峰峰值(0.1hz至10hz)，具有宽带宽、电压噪声低、精度高、功耗低的特点，适合于作为跟随器输出的运算放大器。
67.电压信号端子：实际输出为录波数据中电压通道的模拟电压信号，可提供给功率放大电路，做v/v变换，还原输出为实际的录波电压信号。
68.电流信号端子：实际输出为录波数据中电流通道的模拟电压信号，可提供给功率放大电路，做i/v变换，还原输出为实际的录波电流信号。
69.本发明一种连续长录波回放功率源用信号发生器及信号发生方法。采用基于分段式dac的高线性da转换技术，采用20bitdac，其最高可实现20bit的幅值分辨率，相比较现有的信号发生器方案大大提升了信号分辨率，结构简单，同时无需增加其他的运放及dac，提升了信号发生器的线性度。
70.基于dac的单基准双极性输出模式的数模转换技术，消除信号发生器正负边幅值不对称导致的畸变误差。
71.实施例二
72.本实施例的目的是提供一种连续长录波回放功率源用信号发生方法，参见附图3所示，连续长录波回放的实现方法是通过高速率的传输接口，将录波数据低延时的传输到dsp控制器，满足录波回放从数据传输到数据处理、再到录波数据经dac输出的高拟合点数要求，此处要求录波数据到dsp控制器的传输速率要快，此处采用100m网口传输，要求dsp控制器的内部到数据存储器的传输速率要快，采用dsp内部的dma传输，数据存储器采用ddr2内存，内存大小为128mb，传输速率》2gb/s，要求数据存储器到spi接口的传输速率快，此处采用dsp内部的dma传输，结合spi多通道输出方式，将电压信号和电流信号，分别从不同的spi接口输出，进一步降低数据输出速率的压力，解决录波数据经dsp控制器的延时问题；同时通过数据分块存储技术，通过三个数据存储块的相互协作，解决dac的数模转换速率和录波数据网口传输不一致的问题、dsp的dma传输配置问题；通过长录波回放的实现方法可以分析得出，只要录波数据能一直连续传输到dsp控制器，理论上可以实现无限长时间的录波回放，即录波回放的时长由网口的传输数据时长决定。实现信号的回放后还需要功率放大器实现最终输入信号的完全复现。
73.具体的，长录波回放的方法步骤：
74.步骤一：录波数据通过以太网口依次传输到dsp的数据存储块0，当数据存储块0满时，触发dma中断，在中断内启动录波数据继续存入数据存储块1，数据存储块0的数据启动spi的dma通道传输输出给dac；
75.首先，通过网口高速传输，将录波数据传输到dsp控制器相连的数据存储块。对于数据存储器块存储大小的定义，考虑波形启动的延时时间不能过长，同时方便计算，定义为2s钟的波形数据的大小，为了方便传输及内存数据字节对齐，采用4字节的整形数据存储录波波形的dac的20bit数据，dac的拟合点数为1m/s点，因此1s钟录波波形数据大小为0.5m/s
76.*4b*1s＝2mb，故定义dsp控制器的数据存储块大小为2mb/s*2s＝4mb，数据存储块0、数据存储块1、数据存储块2的大小一致，均为4mb。
77.步骤2：当数据存储块0输出完成时，触发dma中断，启动录波数据继续存入数据存储块2，并启动数据存储块1的dma通道输出数据到dac；
78.当数据存储块0存满后，将触发dsp的dma中断，在中断内：第一步，启动spi的dma传输将数据存储块1的数据传输到对应的spi接口，spi接口将数据传输到分段式dac完成数模转换；第二步，启动dma将录波数据继续存入数据存储块2；此处采用中断内操作，目的是减少延时时间，确保在切换数据存储块时，可以达到无缝衔接输出，不丢失录波数据点。
79.步骤3：当数据存储块1输出完成时，触发dma中断，启动录波数据继续存入数据存储块0，并启动数据存储块2的dma通道输出数据到dac；
80.同上步骤2。
81.步骤4：当数据存储块2输出完成时，触发dma中断，启动录波数据继续存入数据存储块1，并启动数据存储块0的dma通道输出数据到dac；
82.同上步骤2。
83.本发明提出一种连续录波回放信号的发生方法，采用数据分块存储技术，解决dac
的数模转换速率和录波数据网口传输速率不一致的问题、dsp的dma传输配置问题，可实现长时间、非周期信号的发生，且可录波回放的时长扩展方便，理论时长无限制。
84.上述连续录波回放信号的发生方法主要介绍了数据处理分析部分，运行在dsp内，分为4个步骤，最终通过spi传输到dac输出为模拟信号，才算完成信号发生。
85.上述虽然结合附图对本发明的具体实施方式进行了描述，但并非对本发明保护范围的限制，所属领域技术人员应该明白，在本发明的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本发明的保护范围以内。