本公开涉及薄膜集成电路和用于制造薄膜集成电路的方法。
背景技术
可以使用多种不同的结构和材料来提供用于集成电路(IC)的电阻器，其中电阻器的每种变化都可能提供不同的电阻范围。然而，当考虑用于薄膜IC的电阻器时，由于使用薄膜材料提供电阻器的电阻器主体的限制以及可以被用于电阻器的结构的限制，因此可以被提供的电阻范围更加受限。例如，可以被提供的电阻值通常受到可以被用于形成薄膜IC的薄膜层的材料的电气特性限制。
更具体地，因为薄膜IC电阻器通常在形式上是平面的，所以通常以薄层电阻或每平方电阻(Ω/□)来描述其电阻率。典型值在10Ω/□和150Ω/□之间，并且通过在这种薄层材料中选择其宽度和长度来形成具有特定电阻的电阻器。图案分辨率、电阻器膜厚度范围、电阻公差和有限的可用IC面积的约束可能会导致薄膜IC中可以被提供的电阻器范围的折衷。这可能会约束电路设计，例如通过排除经济上可行的封装的IC设计，该IC设计包含数百欧姆(～102Ω)量级的电阻和数百万欧姆(～106Ω或MΩ)量级的电阻。
因此，需要一种方法来有效地在薄膜IC中提供增加的电阻器值范围。
技术实现要素：
根据本公开的第一方面，提供了一种薄膜集成电路，该薄膜集成电路包括第一半导体器件、第二半导体器件、第一电阻器和第二电阻器，其中，第一半导体器件的半导体区域、第一电阻器的电阻器主体、第二半导体器件的半导体区域和第二电阻器的电阻器主体由第一源材料和第二源材料中的至少一种形成，并且其中，第一电阻器的电阻器主体的材料和第二电阻器的电阻器主体的材料具有不同的电气特性。
在其它优点中，通过利用共享源材料来形成半导体器件和具有不同电气特性的电阻器，可以在薄膜集成电路中提供增加的电阻器值范围，同时可能提供改进的电阻器封装和值的缩放比例，并减少制造复杂性的任何增加。
在一个示例中，第一半导体器件的半导体区域和第一电阻器的电阻器主体由第一源材料形成，并且第二半导体器件的半导体区域和第二电阻器的电阻器主体由第二源材料形成。
在另一个示例中，第一电阻器的电阻器主体和第一半导体器件的半导体区域中的至少一个，以及形成第二电阻器的电阻器主体和第二半导体器件的半导体区域的第二材料被包括在单个沉积层中。
在另一个示例中，第一半导体器件是第一薄膜晶体管TFT，并且第一电阻器的电阻器主体和第一TFT的沟道由第一源材料形成，并且第二半导体器件是第二薄膜晶体管TFT，并且第二电阻器的电阻器主体和第二TFT的沟道由第二源材料形成。
在另一个示例中，第一半导体器件是第一薄膜晶体管TFT，并且第一电阻器的电阻器主体和第一TFT的沟道由第一源材料形成，并且第二半导体器件是肖特基二极管，并且第二电阻器的电阻器主体和肖特基二极管的半导体区域由第二源材料形成。
在另一个示例中，第一半导体器件的半导体区域的材料和第一电阻器的电阻器主体的材料具有不同的电气特性。
在另一个示例中，第一源材料和第二源材料是半导体。
在另一个示例中，第一源材料是n型半导体并且第二源材料是p型半导体。
在另一个示例中，第一源材料和第二源材料相同或不同。
在另一个示例中，第一源材料和第二源材料是本征半导体。
在另一个示例中，第一TFT是n型TFT(例如nMOS)，并且第二TFT是p型TFT(例如pMOS)。
在本公开的另一个方面，提供了一种用于制造薄膜集成电路IC的方法，该薄膜IC包括第一半导体器件、第二半导体器件、第一电阻器和第二电阻器，并且该方法包括沉积第一源材料和第二源材料中的至少一种，以形成第一半导体器件的半导体区域、第一电阻器的电阻器主体、第二半导体器件的半导体区域和第二电阻器的电阻器主体，并且在沉积源材料的相应部分期间或之后，改变形成第一半导体器件的半导体区域、第一电阻器的电阻器主体、第二半导体器件的半导体区域和第二电阻器的电阻器主体的源材料的至少一部分的电气特性，其中，第一电阻器的电阻器主体的配置材料和第二电阻器的电阻器主体的配置材料具有不同的电气特性。
在一个示例中，沉积第一源材料和第二源材料中的至少一种包括沉积第一源材料层以形成第一半导体器件的半导体区域和第一电阻器的电阻器主体，并且沉积第二源材料层以形成第二半导体器件的半导体区域和第二电阻器的电阻器主体。
在另一个示例中，改变电气特性包括以下至少一项：控制源材料的相应部分被沉积的环境条件、将另一种材料沉积到源材料的相应部分上、将源材料的相应部分暴露于电磁辐射，以及控制源材料的相应部分被沉积到其上的表面的电气特性。
在另一个示例中，改变源材料的部分的电气特性包括以下一项或多项：将该部分的源材料从n型半导体改变为p型半导体、将该部分的源材料从p型半导体改变为n型半导体、将该部分的源材料从本征半导体改变为n型半导体或p型半导体，以及将该部分的源材料从半导体改变为导体。
在另一个示例中，第一半导体器件是第一薄膜晶体管TFT，并且第一电阻器的电阻器主体和第一TFT的沟道由第一源材料形成，并且第二半导体器件是第二薄膜晶体管TFT，并且第二电阻器的电阻器主体和第二TFT的沟道由第二源材料形成。
在另一个示例中，第一半导体器件是第一薄膜晶体管TFT，并且第一电阻器的电阻器主体和第一TFT的沟道由第一源材料形成，并且第二半导体器件是肖特基二极管，并且第二电阻器的电阻器主体和肖特基二极管的半导体区域由第二源材料形成。
在另一个示例中，第一半导体器件的半导体区域的材料和第一电阻器的电阻器主体的材料具有不同的电气特性。
在另一个示例中，第一源材料和第二源材料是半导体。
在另一个示例中，第一源材料是n型半导体并且第二源材料是p型半导体。
在另一个示例中，第一源材料和第二源材料相同或不同。
在另一个示例中，第一源材料和第二源材料是本征半导体。
在另一个示例中，第一TFT是n型TFT(例如nMOS)并且第二TFT是p型TFT(例如pMOS)。
在另一个示例中，第一电阻器的电阻器主体的材料的电阻率与第二电阻器的电阻器主体的材料的电阻率之间存在至少一个数量级的差异。
在另一个示例中，第一源材料和第二源材料是金属氧化物。
附图说明
在下文中参考附图进一步描述本公开的实施例，其中：
图1提供了用于薄膜IC的示例薄膜晶体管(TFT)/电阻器对的示意图；
图2提供了用于薄膜IC的TFT/电阻器对的示意图；
图3提供了用于薄膜IC的示例TFT/电阻器对的示意图；
图4提供了用于薄膜IC的示例TFT/电阻器对的示意图；
图5a-5b提供了改变用于形成用于薄膜IC的TFT/电阻器对的金属氧化物膜层的电气特性的示例方法；
图6a-6b提供了改变用于形成用于薄膜IC的TFT/电阻器对的金属氧化物膜层的电气特性的示例方法；
图7提供了用于在薄膜IC中提供增加的电阻器值范围的两个TFT/电阻器对的示意图；
图8提供了用于在薄膜IC中提供增加的电阻器值范围的TFT/电阻器对和肖特基二极管/电阻器对的示意图；
图9提供了用于在薄膜IC中制造两个TFT/电阻器对的示例制造工艺；以及
图10提供了用于在薄膜IC中制造两个TFT/电阻器对的示例制造工艺。
具体实施方式
可以经由使用基于半导体的电阻器来提供薄膜IC中的可选电阻范围。例如，对于金属氧化物半导体(MOS)，这种材料可以被用于形成n型(例如ZnO、SnO2、InGaZnO、InSnO)和p型(例如ZnO、SnO、NiO、CuMO2)材料。薄膜材料的具体特性可能取决于被应用于薄膜材料的处理，例如，诸如ZnO的材料可以是n型、p型或导电的，这取决于它们的制造工艺，并且因此可以被用于在薄膜IC中构造电阻器。这种材料的进一步示例是富勒烯石墨烯和碳纳米管，以及2D材料，诸如二硫化钼、碲化物和硒化物。
然而，即使当使用相同的材料在薄膜IC中形成半导体和电阻器组件时，可以被实现的电阻范围也可能受到限制。因此，问题仍然存在，使用提供电阻器的传统方法在薄膜IC内可以被实现的电阻范围是有限的。
根据本公开，可以经由使用两种或更多种电阻器类型/技术(即不同的结构和/或材料)在薄膜IC中实现增加的电阻器值范围。例如，第一类电阻器可以被用于提供低范围内的电阻，并且第二类电阻器可以被用于提供相对较高范围内的电阻。另外，通过在单个薄膜IC内使用不同的电阻器类型，考虑到薄膜IC的最小特征尺寸的潜在限制，电阻器的尺寸(即封装)可以相对于电阻器的值更线性地缩放，从而导致更有效地利用薄膜IC内的空间。此外，在薄膜IC内使用不同的电阻器类型还可以在所需特征尺寸/图案分辨率、电阻公差和薄膜厚度中的一个或多个方面带来优势。
然而，尽管可以增加电阻的范围，但是在薄膜IC内提供额外的材料可能会导致额外的制造复杂性，例如在额外的沉积和蚀刻步骤方面。因此，在薄膜IC中提供不同的电阻器类型的降低复杂性的方法也是合乎需要的。
为了降低与在薄膜IC中提供多种电阻器类型相关的复杂性，根据本公开，可以使用相同或相应的材料来形成电阻器的电阻/电阻器主体以及包括在薄膜IC中的一个或多个薄膜晶体管(TFT)的沟道，从而能够减少提供增加的电阻范围的所需材料的范围，和/或形成电阻器主体和TFT沟道的材料在单个沉积步骤中被沉积。在整个本公开中，应当注意，提及相同或相应材料涵盖一系列变化，例如用于形成沉积层的源材料最初可以是相同的，但是在沉积期间或之后，源材料层的一个或多个部分可以改变它们的电气特性，使得该层然后可以被认为是由相应的材料形成的。例如，包括掺杂、退火、暴露于电磁辐射的处理可以选择性地被应用于相同材料的一层或多层，以便改变源材料层的一个或多个部分的电气特性，使得最终制造的组件的材料不再与源材料相同，并且可能具有与由相同源材料形成的其它组件的材料不同的电气特性。
下面参考图1至图10描述用于以有效的方式形成包括一系列不同的电阻器类型的薄膜IC的各种结构和制造技术。
图1至图6描述了在薄膜IC中实现TFT/电阻器对的各种方法，其中沟道和电阻器主体由相同的源材料形成，但是其中沟道和电阻器主体具有不同的电气特性。虽然图1至图6涉及TFT/电阻器对，但图7至图10涉及在实现以有效方式包括增加的电阻器值范围的薄膜中使用这种对。
图1示出了TFT/电阻器对100，该TFT/电阻器对100包括可以被包括在薄膜IC中的TFT 1和电阻器2。TFT 1是场效应晶体管FET，包括源极端子11、漏极端子12、栅极端子13和在源极端子和漏极端子之间提供可控半导电沟道的沟道10。如将充分理解的，通过向栅极端子13施加合适的电压来控制沟道的导电性。电阻器2包括第一电阻器端子21、第二电阻器端子22和在第一电阻端子与第二电阻端子之间提供电阻电流路径的电阻器主体20。虽然在本实施例中以“顶部接触”架构示出源极端子和漏极端子11、12以及电阻器端子21、22，即部分覆盖第一主体10和电阻器主体20的端部部分，但是其它示例可以包括采用替选端子架构的电路。此外，虽然示出的TFT是“顶栅”架构，栅极端子13定位在第一主体10上方，但是本发明的其它实施例包括采用替选TFT架构的电路。
沟道10包括诸如金属氧化物的材料的第一部分，并且电阻器主体20包括相同金属氧化物的第二部分。因此，TFT/电阻器对包括每个都由相同金属氧化物的一部分形成的半导体沟道和电阻器主体。这可以在制造期间能够节省成本和/或时间，因为可以减少用于形成、图案化和限定晶体管对和/或薄膜IC的材料和方法的数量。形成沟道10的金属氧化物的第一部分已经形成在至少支撑TFT和电阻器的基板5的第一区域51上。因此沟道10可以被视为已经形成在基板5的表面的第一区域上或上面。金属氧化物的第二部分已经形成在基板表面的第二区域52上面。图1还示出了已经在沟道10和电阻器主体20、源极端子和漏极端子以及电阻器端子上面形成的介电材料层或体4，并且该介电材料层或体4提供TFT 1的栅极电介质。然后在介电材料层4上面已经形成栅极端子13。
虽然图1示出了沟道10和电阻器主体20，每个都包括相同的金属氧化物，如上所述，但是金属氧化物材料的两个部分具有不同的电气特性。例如，金属氧化物的两个部分可能已经使用相同的源金属氧化物材料但在不同的条件下被沉积，使得形成沟道10的部分表现出基本上的半导电行为，而形成电阻器主体20的部分表现出基本上的电阻行为。可以理解，可以以多种方式实现这种电气/电特性的差异。例如，金属氧化物材料的一部分可以在第一浓度的氧气存在下使用物理气相沉积(PVD)或化学气相沉积(CVD)技术被沉积，而另一部分可以在第二浓度的氧气存在下通过PVD/CVD被沉积。可替选地或附加地，形成沟道和电阻器主体的部分的不同电气/电特性可以通过在它们的初始形成/沉积阶段之后以不同方式处理这些部分来实现，从而使能使用单个沉积步骤。区分形成沟道和电阻器主体的部分的电气/电特性的另一可替选或附加途径是，通过在沉积一个或这两个部分之前，制备不同于基板表面第二区域52的基板表面第一区域51，和/或通过提供形成在沟道上面的介电材料层4和形成在电阻器上面的介电材料层4之间的差异。
图2示出了TFT/电阻器对，其中通过将形成沟道的金属氧化物材料部分沉积在已被形成在基板5的第一区域51上的第一掺杂剂源71上，至少部分地实现沟道和电阻器主体的电气特性差异。掺杂剂源71被布置，使得形成沟道的金属氧化物材料的部分可以被沉积为电阻层，其中预图案化的掺杂剂选择性地导致沉积在其顶部的电阻层变为半导电的。形成电阻器主体的金属氧化物材料部分已经在不存在掺杂剂源的基板5的第二区域52上被沉积为电阻层。因此，形成电阻器主体的金属氧化物材料部分保持电阻性，而不是转化被为半导电的。因此，该方法允许金属氧化物材料的单个沉积步骤，但其特定部分的电气特性在沉积之后根据施加到基板或邻近金属氧化物的部分的另一材料(例如介电层4)的掺杂而被改变。
图3示出了TFT/电阻器对的替代实施方式，其中第二掺杂剂源72已经被选择性地设置在基板5的第二区域52上面。形成沟道和电阻器主体的金属氧化物材料的部分每个最初都已被沉积为半导电层。然而，已经选择了第二掺杂剂源72，使得掺杂剂与形成电阻器主体的金属氧化物部分相互作用，以将该金属氧化物部分的电气特性从基本上半导电的改变为基本上电阻性的，并因此导致形成电阻器主体的金属氧化物部分是电阻性的，而形成TFT沟道的金属氧化物部分保持半导电。
尽管上面参考图2和图3讨论的示例包括在沟道或电阻器主体下方的掺杂剂源71、72，但是可替选地或附加地，掺杂剂源可以被设置在这些主体的一者或两者的上方或侧面。例如，介电层4可以是掺杂剂源，和/或源极端子和漏极端子11、12和/或电阻器端子21、22可以是掺杂剂源。掺杂剂源可以保留在最终的电路结构中，或者可以在处理期间被去除。例如，用于形成源极端子和漏极端子11、12和/或电阻器端子21、22的导电层可以是掺杂剂源，并且可以在形成端子期间部分去除导电层(例如通过图案化和蚀刻)之前实现形成沟道和电阻器主体的金属氧化物部分的掺杂。
应当理解，虽然可以使用选择性掺杂金属氧化物材料的沉积量来实现它们不同的电气特性，但是该技术也可以与在不同条件下沉积形成沟道和电阻器主体的材料的第一部分和第二部分结合使用。然而，可以在相同的条件下沉积形成沟道和电阻器主体的材料，并且可以完全通过它们不同的后续处理来实现它们不同的电气特性。
图4示出了在薄膜IC中形成TFT/电阻器对的替代方法的一部分。这里，已经形成TFT沟道和电阻器，最初通过在基板5的表面的各自部分上沉积一定量的金属氧化物材料，可能作为单层金属氧化物。这些部分最初是半导电的。然而，在图4所示的步骤中，形成电阻器主体的材料部分被选择性地暴露于电磁辐射，以增加其导电性，使得其在电阻器端子之间提供电阻性而非半导电性的路径。应当理解，可以以多种方式实现来仅金属氧化物材料部分之一的这种选择性暴露。例如，辐射可以被引导到电路的较宽部分上，其中栅极端子13用作掩膜，以屏蔽金属氧化物材料的沟道或其至少大部分免受辐射的影响。可替选地，可以使用单独的掩模，和/或可以使用电磁辐射源，该电磁辐射源能够仅照射电路的一小部分，包括电阻器(例如，可以使用激光束来执行选择性退火/处理)。GB2525184A中描述了适合在某些实施例中使用以增加一个或多个主体的导电性的技术。
图5示出了在薄膜IC中形成TFT/电阻器对的另一种替代方法的一部分。在该方法中，形成沟道和电阻器主体的金属氧化物材料部分已经被沉积在基板5的单独区域上，并且最初两者都是半导电的。应当理解，图5a中所示的金属氧化物材料的单独部分可以通过首先沉积金属氧化物材料的均匀层、薄片或其它结构，并且然后通过任何合适的方式将其图案化来产生。可替选地，可以通过任何合适的技术在基板表面上选择性地形成金属氧化物材料的部分(例如通过选择性沉积、涂覆、印刷或其它方式)。在图5a所示的步骤中，形成电阻器主体的金属氧化物材料部分被选择性地暴露于电磁辐射，以增加其导电性，并将其电气特性从基本上半导电的改变为电阻的。在该暴露之后，这通常可以被认为与形成TFT沟道的部分不同地处理形成电阻器主体的金属氧化物材料部分，我们具有图5b所示的结构，其中金属氧化物的TFT的沟道占据基板表面的一个区域，并且形成电阻器主体的基本上电阻性的金属氧化物材料的部分占据另一部分。可以理解，然后可以通过合适的处理技术构建晶体管和电阻器的端子/触点，并且还可以形成栅极电介质和栅极端子。因此，在图5所示的方法中，形成TFT沟道和电阻器主体的金属氧化物材料部分由相同的源材料沉积层形成，并且在晶体管和电阻器的其余部分被形成之前被不同地处理(与图6中所示的方法相反，在图6中，在图案化晶体管和电阻器结构之前不同的处理被执行)。
图6示出了在薄膜IC中形成TFT/电阻器对的又一种方法的一部分，其中用于形成TFT沟道和电阻器主体的材料可以被沉积为源材料的单层。最初，已形成均匀的半导体材料层1200来覆盖基板5的开放表面。该层1200的单独部分提供用于形成TFT沟道和电阻器主体的金属氧化物材料。图6a还示出了形成电阻器主体的金属氧化物部分被选择性地暴露于电磁辐射以增加其导电性，并且从而降低其电阻率。应当理解，可以通过多种合适的技术来执行这种选择性暴露，这对于本领域技术人员而言从他们在本领域的一般知识以及从本公开的其余部分将是显而易见的。因此，在该示例中，在层1200被图案化之前执行形成电阻器主体的金属氧化物部分的选择性处理。图6b示出了由图案化层1200产生的结构，通过选择性地去除层1200的一部分以暴露基板5表面的下层区域。特别地，金属氧化物材料已被去除，只留下形成TFT沟道和电阻器主体的部分。然后可以以任何合适的方式(诸如上面描述的方式)形成诸如端子和介电层的后续结构。
在典型的IC中通常需要具有相差许多数量级的电阻的电阻器。例如，可以使用非常高值的电阻器有效地实施低功耗偏置网络(诸如分压器)和低频振荡器，而对于逻辑门中的上拉/下拉功能和低频振荡器，优选更低值的电阻器。
图7示出了可以被包括在薄膜IC中的示例结构，其中与传统结构相比，提供了增加的电阻范围。更具体地，提供了第一TFT/电阻器对700和第二TFT/电阻器对750，其中第一TFT/电阻器对700由第一TFT 710和第一电阻器730形成，并且第二TFT/电阻器对750由第一TFT 760和第一电阻器780形成。第一TFT/电阻器对和第二TFT/电阻器对700、750中的每一个可以具有与关于图1至图3所陈述的几何形状相似的几何形状，并且因此可以以与图1至图6类似的方式各自被制造；但是，它们不限于这些技术。
第一TFT 710包括源极端子712、栅极端子714、漏极端子716、沟道718和介电层720。第一电阻器730包括第一端子732、第二端子734和电阻器主体736。第二TFT 760包括源极端子762、栅极端子764、漏极端子766、沟道768和介电层770。第二电阻器780包括第一端子782、第二端子784和电阻器主体786，并且可以在基板790上形成第一TFT/电阻器对和第二TFT/电阻器对700、750。如上文关于图1所述，为简单起见，未示出所示器件以及薄膜IC的其它器件之间的互连，然而，可以以本领域技术人员已知的任何合适的方式提供它们。
第一TFT和第二TFT 710、760可以各自是n型MOSFET(NMOS)或p型MOSFET(PMOS)，其中由它们各自的沟道区域中的主要电荷载流子定义TFT的类型，即电子为n型，空穴为p型。如上文关于图1至图6所述，可以在沉积半导体材料之前、期间或之后使用一种或多种技术来控制例如用于形成各自沟道的半导体(诸如金属氧化物)的电气特性。
为了增加可以在薄膜IC中被提供的电阻范围，第一电阻器和第二电阻器730、780可以是不同的类型。例如，第一电阻器730的电阻器主体736可以由金属形成以形成相对低值的电阻器，并且第二电阻器780的电阻器主体786可以由半导体或可能已经(例如使用上述技术之一)改变其电气特性的半导体形成，以实现高于第一电阻器730电阻的特定电阻。在这种情况下，第二电阻器780的电阻器主体786可以由与第一TFT 710和第二TFT 760中的一个或多个的沟道相同或相应的材料形成。可替选地，第一TFT/电阻器对700的沟道718和电阻器主体736可以由第一材料形成，并且第二TFT/电阻器对750的沟道768和电阻器主体786可以由第二材料形成，其中形成沟道和电阻器主体的材料部分可能在沉积期间或之后已经改变了它们的电气特性，以实现所需的电气特性。
在一个示例中，第一TFT和第二TFT 710、760都可以是PMOS TFT，使得它们的沟道由p型材料形成，并且它们各自电阻器的电阻器主体可以由与沟道相同的材料形成。然而，可能已经在不同的条件下沉积或随后处理形成每个电阻器主体的材料部分，以控制它们的电气特性，特别是它们的电阻。例如，可能已经在适合实现第一电阻的条件下沉积形成第一电阻器730的电阻器主体736的材料，并且可能已经退火第二电阻器780的电阻器主体768以便实现第二电阻；然而，应当理解，可以使用任何技术组合来实现所需的材料性能以及电阻。
在另一种方法中，图7的第一TFT和第二TFT 710、760可以是不同的类型，使得它们形成TFT的互补金属氧化物半导体(CMOS)对，并且因此它们形成薄膜IC一部分是薄膜CMOSIC。例如，第一TFT 710可以是n型TFT，并且第二TFT 760可以是p型TFT，其中可以经由选择适当的源极半导体和/或用于改变形成各自沟道的半导体的电气特性的任何上述技术来实现各自沟道的性能。
有利地，当两个TFT 710、760形成CMOS薄膜IC的一部分时，第一电阻器和第二电阻器736、786的主体可以由形成具有在每个TFT中使用的不同性能(即n型和p型)的半导体的材料形成。反过来，这意味着可以在与TFT相同的电路中制造显著不同值的电阻器，尽管不一定直接连接到TFT，其中可以基于所需的电阻器值和材料的制造约束选择用于形成每个电阻器的共享材料。例如，如果第一TFT 710具有n型沟道，则可以使用相同的n型材料作为第一电阻器730的主体，以形成相对低值的电阻器。相应地，如果第二TFT 760具有p型沟道，则可以使用相同的p型材料作为第二电阻器780的主体，以提供相对高值的电阻器。此外，形成每个电阻器主体的材料部分还可以具有使用上述技术中的一种或多种改变的电气特性，使得尽管TFT沟道和电阻器主体可以由相同的源半导体形成，但它们的电气特性可能不同，以便提供所需的半导体和电阻特性。图7的TFT/电阻器对的CMOS实施方式的一个示例可以经由使用用于n型沟道材料的铟镓锌氧化物(IGZO)和用于p型材料的氧化镍(NiO)被实现，其中IGZO可以被用于提供电阻低于约10kΩ/□的电阻器，而NiO可以被用于提供电阻高于约10kΩ/□的电阻器。换言之，图7的TFT沟道和电阻器的电阻器主体可以由第一源材料和第二源材料中的至少一种形成，其中一种或多种源材料的部分可以在沉积期间或之后被改变，以便实现TFT沟道和/或电阻器主体的所需电气特性。
与单极薄膜IC相比，薄膜CMOS IC的生产可能需要相对复杂的制造工艺，包括额外的沉积步骤，因为对于每种类型的TFT和/或电阻器可能需要沉积不同的源材料，例如不同的金属氧化物。因此，在CMOS薄膜IC中提供较宽范围电阻器值的降低复杂性方法是可取的。
根据一个示例，制造可以包括增加的电阻器范围的CMOS薄膜IC的降低复杂性方法可以通过使用双极性材料(诸如包括SnO、SnO2、CuO、Cu2O、CuO2的金属氧化物)被实现，例如该双极性材料的电气特性可以被改变，使得其可以形成n型半导体、p型半导体或导电材料，这取决于对其应用的处理。有利地，这意味着可以在单个沉积层中被沉积的相同材料可以被用于形成n型TFT、p型TFT以及更高和更低值的电阻器。
例如，诸如在“Thin Film Complementary Metal Oxide Semiconductor(CMOS)Device Using a Single-Step Deposition of the Channel Layer”,Nayaket al,Sci.Rep.4,4672,4672；DOI:10.1038/srep04672(2014)中陈述的技术可以提供薄膜CMOS TFT的较低复杂性制造。因此，上述关于在薄膜IC中有效提供更宽范围的电阻器值的技术可以与有效提供薄膜CMOS IC的方法相结合，以便实现在节省空间且相对简单的制造方法中包括宽范围电阻器值的薄膜CMOS IC。
尽管图7示出了直接定位在同一基板790上形成CMOS薄膜IC一部分的两个TFT 710、760，但其它方法也是可能的。例如，可以垂直堆叠互补TFT 710、760，如GB2561004A中所述。第一电阻器和第二电阻器730、780可以被定位于IC结构中的任何期望的层级，并且在一些示例中，由一种材料组成的电阻器主体可以被形成在与由相同或相应材料组成的TFT沟道相同的层中。
尽管图7涉及包括两个TFT/电阻器对的薄膜IC，但是可以使用任意数量的TFT/电阻器对，每对具有不同的电气特性。此外，除了TFT之外，可以使用任何合适的半导体器件。例如，在一些示例中，可以用二极管(诸如肖特基二极管)代替图7的TFT中的一个或两个，其中肖特基二极管的半导体可以是与第一TFT的沟道相同的类型(单极)或与第一TFT的沟道不同的类型(CMOS)。
图8示出了可以被包括在薄膜IC中的又一示例结构，其中与传统薄膜IC结构相比提供了增加的电阻范围。与图7的结构相比，已经用由半导体层812和金属层814形成的肖特基二极管810代替第二TFT。半导体层812可以是n型或p型并且可以由与电阻器780的电阻器主体和/或第一TFT 710和第一电阻器730相同或相应的材料形成。以与图7的TFT/电阻器对类似的方式，形成肖特基二极管810的半导体区域812的材料部分和电阻器主体786的材料部分可以改变它们的电气特性，以便使用任何上述改变半导体电气特性的方法来实现具有期望特性的二极管和/或电阻器。
虽然图7和图8关于TFT和/或肖特基二极管已经进行了描述，但可以使用任何类型的二端或三端半导体器件，例如，图7和图8的半导体器件可以是替代类型的二极管或晶体管。然而，无论半导体器件的具体类型如何，都可以应用利用不同的半导体或材料来形成两个电阻器和/或以不同的方式处理相同的半导体以便改变形成电阻器主体的材料的电气特性的原理，从而允许在薄膜IC中有效地提供增加的电阻器值范围。
图9a至图9h提供了用于制造类似于图7中所示的包含两个TFT/电阻器对的类似薄膜IC的示例过程，其中这些对基于不同类型的半导体或电气特性已经被适当改变的相同半导体。例如，第一TFT/电阻器对可以基于诸如IGZO的n型半导体，并且第二对可以基于诸如NiO的p型半导体，使得IC是薄膜CMOS IC。此外，电阻器的值可能会根据用于形成电阻器主体的材料和/或材料处理而显著不同，因此能够在制造复杂性和封装尺寸方面有效地提供较宽范围的电阻器。
首先，在图9a中，第一半导体源材料层904被沉积在基板902上，其中第一源材料可以是n型半导体、p型半导体、本征半导体(即既不是n型也不是p型)，或双极性材料。可以在某些条件下沉积第一源材料以便在沉积期间改变第一源材料的电气特性，或者可以在沉积之后经由退火、暴露于电磁辐射或掺杂基板或其它相邻材料来改变其电气特性。
在源材料904已经被沉积在基板上之后，然后源材料被图案化(例如，掩膜和蚀刻)以形成电阻器主体906和TFT沟道908，如由图9b所示。电阻器主体906和TFT沟道908的进一步处理可以可替选地或附加地发生在该阶段，以便适当地改变源材料的这些部分的电气特性，以便实现形成TFT沟道和电阻器主体所需的电气特性。
在图9c中，导电材料层910(诸如金属)例如被沉积在基板904、电阻器主体906和TFT沟道908上，用于形成TFT和电阻器的至少一些触点/端子。
在图9d中，示出了一旦导电层已经被图案化就形成的触点/端子。具体地，已经形成电阻器的第一端子912和第二端子914以及TFT的源极端子916和漏极端子918。
在图9e中，介电层920被沉积在基板及其上的结构上，以绝缘电阻器并形成第一TFT的栅极电介质。
在图9f中，第二源材料层922沉积在基板及其上的结构之上，其中第二源材料可以是n型半导体、p型半导体或本征半导体。关于第一源材料，可以在某些条件下沉积第二源材料，以便在沉积期间改变第二源材料的电气特性，或者可以在沉积之后经由退火、暴露于电磁辐射或掺杂基板或其它相邻材料来改变第二源材料的电气特性。
在图9g中，第二半导体源材料层922已被图案化，以形成第二TFT的沟道924和第二电阻器的电阻器主体926。虽然已经描述了改变第二源材料的电气特性可以发生在沉积第二材料期间或之后，但是它还可以发生在TFT沟道924和电阻器主体926已经被图案化之后，以类似于参考图5a描述的方式。
在图9h中，沉积第二导电材料层928(诸如金属)，例如用于形成第二TFT和第二电阻器的至少一些触点/端子。
在图9i中，示出了一旦导电层928已经被图案化就形成的触点/端子。具体地，已经形成第一TFT的栅极端子930；第二TFT的源极端子932和漏极端子934；以及第二电阻器的第一端子936和第二端子938。
在图9j中，在端子形成之后，第二介电层940被沉积在基板和其上的结构上，以绝缘电阻器并形成第二TFT的栅极电介质。
最后，在图9k中，已经由沉积和图案化第二导电材料层在栅极电介质上形成第二TFT的栅极端子942。
通过遵循图9的制造工艺，可以实现具有增加的电阻器值范围的单极和CMOS薄膜IC。
虽然图9已经主要描述了关于使用不同的源半导体材料用于两个TFT/电阻器对，如上讨论，但是相同的源材料可以用被于两个TFT/电阻器对，其中适当处理或掺杂相邻材料用于适当改变形成半导体器件的半导体各个部分的电气特性，从而可能导致制造具有增加的电阻器值范围的薄膜IC的复杂性较低的方法。
图10提供了用于在薄膜IC中制造两个TFT/电阻器对的另一个示例过程，但是其中，与图9相比，用于形成器件的源材料被沉积为单个沉积层，并且材料的性能被邻近沉积层的相应部分的适当选择材料改变，例如，已经被适当例如掺杂的材料。
首先，在图10a中，在基板1002上形成旨在与用于形成TFT沟道和电阻器主体的半导体层相互作用的材料部分。部分1004、1006、1008和1010中的每一个可以由相同或不同的材料形成，这取决于所需的TFT沟道和电阻器主体的电气特性。可以以任何合适的方式形成部分1004-1010，例如经由使用例如光刻图案化。在其它示例中，可能不需要部分1004、1006、1008和1010中的一个或多个。
在图10b中，源半导体层1012已被沉积在部分1004-1010上方。尽管已经沉积了相同的源半导体以形成TFT沟道和电阻器主体，但是可以经由半导体与部分1004-1010中的每一个的相互作用来改变围绕部分1004-1010的半导体区域的电气特性。例如，可以改变围绕部分1004的半导体区域以实现第一电阻，围绕部分1006的半导体区域可以被改变为n型半导体，围绕部分1008的半导体区域可以被改变为p型半导体，围绕部分1010的半导体区域可以被改变成为电阻性的，并且从而实现第二电阻。
在图10c中，沉积的半导体层1012已经被图案化以形成第一电阻器的电阻器主体1014、第一TFT的沟道1016、第二TFT的沟道1018以及第二电阻器的电阻器主体1020。
在图10d中，沉积导电材料层1022(诸如金属)，例如用于形成TFT和电阻器的至少一些触点/端子。
在图10e中，一旦导电层1022已经被图案化，就已经形成接触/端子。具体地，已经形成第一电阻器的第一端子1024和第二端子1026；第一TFT的源极端子1028和漏极端子1030；第二TFT的源极端子1032和漏极端子1034；以及第二电阻器的第一端子1036和第二端子1038。
在图10f中，在形成端子之后，介电层1040被沉积在基板及其上的结构上，以绝缘电阻器并形成第一TFT和第二TFT的栅极电介质。
最后，在图10g中，已经经由沉积和图案化第二导电材料层在各自的栅极电介质上形成第一TFT的栅极端子1042和第二TFT的栅极端子1044。
虽然图10涉及经由与在源材料之前已经被沉积的相邻材料的相互作用，改变用于形成电阻器主体和TFT的半导体区域的源半导体材料的电气特性，但是可以采取许多其它方法。例如，可以适当地掺杂底层的基板，以便改变沉积的源材料的电气特性。可替选地，在沉积源材料之后，形成每个器件的部分可以被退火，选择性地暴露于电磁辐射(例如紫外光)或另一种形式的辐射，或以其它方式被处理，以便适当地改变它们的电气特性。
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