半导体结构及其制作方法与流程

1.本发明涉及半导体技术领域，特别涉及一种半导体结构及其制作方法。


背景技术：

2.随着半导体技术的不断发展，传统的平面性器件已经不能满足人们对高性能器件的需求。finfet（fin field-effect transistor，鳍式场效应晶体管）是一种立体型器件，包括在基底上竖直形成的鳍部以及与鳍部相交的堆叠栅。这种设计可以大幅改善电路控制并减少漏电流（leakage），也可以大幅缩短晶体管的栅长。
3.目前，在finfet的半导体制程当中，同一基底上的所有鳍部的截面宽度通常是相等的，即所有鳍部的关键尺寸（cd）相等。若要增加finfet的器件特性，需要增大鳍部的截面宽度来增加finfet的电流效应。但是增大鳍部的截面宽度会增大器件的集成电容。根据截止频率可知，finfet的寄生电容c增大时，截止频率fc会降低，从而增大鳍部的截面宽度会影响环形振荡器（ring oscillator）和rf器件等一些截止频率望大的finfet的性能。因此，目前finfet的半导体制程当中形成的半导体结构不能满足功能多元化的需求。


技术实现要素：

4.本发明的目的之一是提供一种半导体结构及其制作方法，可以实现半导体结构功能的多元化。
5.为了实现上述目的，本发明一方面提供一种半导体结构，所述半导体结构包括基底和多个鳍部。所述基底包括第一元件区和第二元件区。所述多个鳍部形成于所述基底上，所述多个鳍部包括第一鳍部和第二鳍部，所述第一鳍部位于所述基底的第一元件区上，所述第二鳍部位于所述基底的第二元件区上；其中，所述第一鳍部的截面宽度与所述第二鳍部的截面宽度不相等；所述第一元件区上的第一鳍部的数量为两个以上，所述第二元件区上的第二鳍部的数量为两个以上；相邻两个所述第一鳍部之间的间距与相邻两个所述第二鳍部之间的间距不同。
6.可选的，所述基底包括衬底和位于所述衬底上的第一外延层，所述多个鳍部位于所述第一外延层上。
7.可选的，所述第一元件区中的第一外延层的电阻率与所述第二元件区中的第一外延层的电阻率不同。
8.可选的，所述第一鳍部的纵截面形状为正梯形、矩形、倒梯形或矩形与梯形的拼接图形；所述第二鳍部的纵截面形状为正梯形、矩形、倒梯形或矩形与梯形的拼接图形。
9.可选的，所述第一元件区用于形成逻辑器件，所述逻辑器件包括所述第一鳍部；所述第二元件区用于形成射频器件或环形振荡器，所述射频器件或所述环形振荡器包括所述第二鳍部；所述第一鳍部的截面宽度大于所述第二鳍部的截面宽度。
10.可选的，所述第一鳍部的截面宽度为11nm~20nm，所述第二鳍部的截面宽度为5nm~
10nm。
11.本发明还提供一种半导体结构的制作方法，所述制作方法包括：提供基底，所述基底包括第一元件区和第二元件区；以及在所述基底上形成多个鳍部，所述多个鳍部包括第一鳍部和第二鳍部，所述第一鳍部位于所述基底的第一元件区上，所述第二鳍部位于所述基底的第二元件区上；其中，所述第一鳍部的截面宽度与所述第二鳍部的截面宽度不相等；所述第一元件区上的第一鳍部的数量为两个以上，所述第二元件区上的第二鳍部的数量为两个以上；相邻两个所述第一鳍部之间的间距与相邻两个所述第二鳍部之间的间距不同。
12.可选的，所述基底包括衬底和位于所述衬底上的第一外延层，所述第一外延层覆盖所述衬底的上表面。
13.可选的，在所述基底上形成所述多个鳍部的方法包括：在所述基底上形成第二外延层；形成图形化的第一掩模层，以所述第一掩模层为掩模，刻蚀所述第二外延层，在所述基底的第一元件区上形成第一鳍部；以及去除所述第一掩模层，形成图形化的第二掩模层，以所述第二掩模层为掩模，刻蚀所述第二外延层，在所述基底的第二元件区上形成第二鳍部。
14.本发明的半导体结构及其制作方法中，基底包括第一元件区和第二元件区，多个鳍部形成于所述基底上，所述多个鳍部包括第一鳍部和第二鳍部，所述第一鳍部位于所述基底的第一元件区上，所述第二鳍部位于所述基底的第二元件区上；其中，所述第一鳍部的截面宽度与所述第二鳍部的截面宽度不相等，所述第一元件区上的第一鳍部的数量为两个以上，所述第二元件区上的第二鳍部的数量为两个以上，相邻两个所述第一鳍部之间的间距与相邻两个所述第二鳍部之间的间距不同，从而可以在同一基底上形成截面宽度（即关键尺寸cd）不同且间距不同的两类鳍部，进而可以形成不同特性的finfet，实现了不同finfet并存的目标，以及实现了半导体结构功能的多元化且减少了半导体结构的使用面积。
附图说明
15.图1为本发明一实施例的半导体结构的剖面结构示意图。
16.图2为本发明一实施例的半导体结构的制作方法的流程示意图。
17.图3至图5为本发明一实施例的半导体结构的制作方法的分步骤结构示意图。
18.附图标记说明：10-衬底；10a-第一元件区；10b-第二元件区；11-第一鳍部；12-第二鳍部；13-第一外延层；14-第二外延层；15-第一掩模层；16-第二掩模层。
具体实施方式
19.以下结合附图和具体实施例对本发明提出的半导体结构及其制作方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
20.如在本技术中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，术语“或”通常是以包括“和/或”的含义而进行使用的，术语“若干”通常是以包括“至少一个”的含义而进行使用的，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的，此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或
者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征，除非内容另外明确指出外。
21.为了实现半导体结构功能的多元化，本发明提供一种半导体结构，所述半导体结构包括基底和多个鳍部。图1为本发明一实施例的半导体结构的剖面示意图。如图1所示，所述基底包括第一元件区10a和第二元件区10b。所述多个鳍部形成于所述基底上，所述多个鳍部包括第一鳍部11和第二鳍部12，所述第一鳍部11位于所述基底的第一元件区10a上，所述第二鳍部12位于所述基底的第二元件区10b上；其中，所述第一鳍部11的截面宽度w1与所述第二鳍部的截面宽度w2不相等。
22.如图1所示，所述基底可以包括衬底10和位于所述衬底10上的第一外延层13，所述多个鳍部位于所述第一外延层13上。相对于将所述多个鳍部直接设置在所述衬底10上的情况，将所述多个鳍部设置在第一外延层13上有助于提高鳍部的性能，进而提高半导体结构的性能。
23.本实施例中，所述衬底10可以为硅衬底。在其它实施例中，所述衬底10还可以是锗衬底、锗硅衬底、碳化硅衬底、绝缘体上硅衬底或绝缘体上锗衬底等半导体衬底。所述第一外延层13的材料可以为多晶硅。但不限于此，所述第一外延层13的材料还可以根据所述衬底10的材料选择。所述第一外延层13的厚度可以为2微米~6微米，例如为4微米。但不限于此，所述第一外延层13的厚度可以根据需要设置。
24.为了满足不同区域形成的finfet的不同特性需求，本实施例中，所述第一元件区10a中的第一外延层的电阻率与所述第二元件区10b中的第一外延层的电阻率可以不同。在不同的元件区，通过设置不同的第一外延层的电阻率和设置不同的鳍部截面宽度，可以形成不同特性的器件且器件的电性能较好，进而在实现半导体结构功能多元化的同时，提高半导体结构的电性能。
25.为了使得第一元件区10a和第二元件区10b中的第一外延层的电阻率不同，所述第一元件区10a中的第一外延层和所述第二元件区10b中的第一外延层的掺杂物质不同或掺杂浓度不同。
26.如图1所示，本实施例中，所述第一鳍部11和所述第二鳍部12的纵截面形状可以均为正梯形。但不限于此，第一鳍部11的纵截面形状可以为矩形、倒梯形或矩形与梯形的拼接图形等其它形状；第二鳍部12的纵截面形状可以为矩形、倒梯形或矩形与梯形的拼接图形等其它形状。需要说明的是，矩形与梯形的拼接图形例如是上部为矩形下部为正梯形的图形，或者，是上部为倒梯形下部为矩形的图形。本技术提及的“纵截面”为与基底上表面（或者说所述衬底10的上表面或第一外延层13的上表面）垂直的平面。
27.本实施例中，所述第一鳍部11的纵截面形状和所述第二鳍部12的纵截面形状可以相同。但不限于此，所述第一鳍部11和所述第二鳍部12的纵截面形状可以不同。
28.所述多个鳍部间隔分布在所述基底上，所述第一元件区10a上的第一鳍部11的数量可以为两个以上，所述第二元件区10b上的第二鳍部12的数量可以为两个以上。其中，相邻两个所述第一鳍部11之间的间距与相邻两个所述第二鳍部12之间的间距可以不同，如此有助于实现半导体结构功能的多元化。
29.作为示例，所述第一元件区10a用于形成逻辑器件，所述逻辑器件包括所述第一鳍部11；所述第二元件区10b用于形成射频器件或环形振荡器，所述射频器件或所述环形振荡
器包括所述第二鳍部12。为了满足不同器件的不同特性需求，例如为了满足逻辑器件和射频器件的不同特性需求，所述第一鳍部11的截面宽度w1大于所述第二鳍部12的截面宽度w2，且第一元件区10a上的第一外延层的电阻率小于第二元件区10b上的第一外延层的电阻率。具体的，所述第一鳍部11的截面宽度w1可以为11nm~20nm，所述第二鳍部12的截面宽度w2可以为5nm~10nm。
30.本实施例的半导体结构中，基底包括第一元件区10a和第二元件区10b，多个鳍部形成于所述基底上，所述多个鳍部包括第一鳍部11和第二鳍部12，所述第一鳍部11位于所述基底的第一元件区10a上，所述第二鳍部12位于所述基底的第二元件区10b上；其中，所述第一鳍部11的截面宽度w1与所述第二鳍部12的截面宽度w2不相等，从而可以在同一基底上形成截面宽度（即关键尺寸）不同的鳍部，进而可以形成不同特性的finfet，实现了不同finfet并存的目标，以及实现了半导体结构功能的多元化且减少了半导体结构的使用面积。
31.本实施例还提供一种半导体结构的制作方法，可以用于制作上述的半导体结构。图2为本发明一实施例的半导体结构的制作方法的流程图。如图1和图2所示，所述半导体结构的制作方法包括：s1，提供基底，所述基底包括第一元件区10a和第二元件区10b；以及s2，在所述基底上形成多个鳍部，所述多个鳍部包括第一鳍部11和第二鳍部12，所述第一鳍部11位于所述基底的第一元件区10a上，所述第二鳍部12位于所述基底的第二元件区10b上；其中，所述第一鳍部11的截面宽度w1与所述第二鳍部12的截面宽度w2不相等；所述第一元件区10a上的第一鳍部11的数量为两个以上，所述第二元件区10b上的第二鳍部12的数量为两个以上；相邻两个所述第一鳍部11之间的间距与相邻两个所述第二鳍部12之间的间距不同。
32.具体的，所述基底可以包括衬底10和位于所述衬底10上的第一外延层13，所述第一外延层13可以覆盖所述衬底10的上表面。
33.在形成所述多个鳍部之前，可以通过在第一外延层13的不同区域注入不同的掺杂物质或调整第一外延层13的不同区域的掺杂浓度，以使得第一元件区10a上的第一外延层的电阻率与所述第二元件区10b上的第一外延层的电阻率不相同，所述掺杂物质例如为铜（cu）。但不限于此，供应商提供的基底中，设置在所述第一元件区10a的衬底表面上的外延层与设置在第二元件区10b的衬底表面上的外延层不同，第一元件区10a衬底表面上的外延层和第二元件区10b衬底表面上的外延层共同构成所述第一外延层13，从而使得第一元件区10a和第二元件区10b的第一外延层的电阻率不同，且不需要通过额外的离子注入工艺调整。
34.图3至图5为本发明一实施例的半导体结构的制作方法的分步骤结构示意图。本实施例中，在所述基底上形成所述多个鳍部的方法可以包括：如图3所示，在所述基底上形成第二外延层14；如图4所示，形成图形化的第一掩模层15，以所述第一掩模层15为掩模，刻蚀所述第二外延层14，在基底的第一元件区10a上形成第一鳍部11，例如第一元件区10a上剩余的第二外延层作为所述第一鳍部11；如图5所示，去除所述第一掩模层15，形成图形化的第二掩模层16，以所述第二掩模层16为掩模，刻蚀所述第二外延层14，在基底的第二元件区10b上形成第二鳍部12，例如第二元件区10b上剩余的第二外延层14作为所述第二鳍部12。
所述第二外延层14的材料包括多晶硅。
35.需要说明的是，本说明书采用递进的方式描述，在后描述的半导体结构的制作方法重点说明的都是与在前描述的半导体结构的不同之处，各个部分之间相同和相似的地方互相参见即可。
36.贯穿整个说明书中提及的“一实施例”或“本实施例”表示与实施例一起描述的特定部件、结构或特征包括在至少一个实施例中。因此，在贯穿整个说明书中的各个地方出现的短语“一实施例”或“本实施例”不是必须表示同样的实施例。而且，在一个或多个实施例中，特定部件、结构或特征可以以任意合适的方式组合。
37.上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

技术特征：
1.一种半导体结构，其特征在于，包括：基底，所述基底包括第一元件区和第二元件区；以及多个鳍部，所述多个鳍部形成于所述基底上，所述多个鳍部包括第一鳍部和第二鳍部，所述第一鳍部位于所述基底的第一元件区上，所述第二鳍部位于所述基底的第二元件区上；其中，所述第一鳍部的截面宽度与所述第二鳍部的截面宽度不相等；所述第一元件区上的所述第一鳍部的数量为两个以上，所述第二元件区上的所述第二鳍部的数量为两个以上；相邻两个所述第一鳍部之间的间距与相邻两个所述第二鳍部之间的间距不同。2.如权利要求1所述的半导体结构，其特征在于，所述基底包括衬底和位于所述衬底上的第一外延层，所述多个鳍部位于所述第一外延层上。3.如权利要求2所述的半导体结构，其特征在于，所述第一元件区中的所述第一外延层的电阻率与所述第二元件区中的所述第一外延层的电阻率不同。4.如权利要求1所述的半导体结构，其特征在于，所述第一鳍部的纵截面形状为正梯形、矩形、倒梯形或矩形与梯形的拼接图形；所述第二鳍部的纵截面形状为正梯形、矩形、倒梯形或矩形与梯形的拼接图形。5.如权利要求1所述的半导体结构，其特征在于，所述第一元件区用于形成逻辑器件，所述逻辑器件包括所述第一鳍部；所述第二元件区用于形成射频器件或环形振荡器，所述射频器件或所述环形振荡器包括所述第二鳍部；所述第一鳍部的截面宽度大于所述第二鳍部的截面宽度。6.如权利要求5所述的半导体结构，其特征在于，所述第一鳍部的截面宽度为11nm~20nm，所述第二鳍部的截面宽度为5nm~10nm。7.一种半导体结构的制作方法，其特征在于，包括：提供基底，所述基底包括第一元件区和第二元件区；以及在所述基底上形成多个鳍部，所述多个鳍部包括第一鳍部和第二鳍部，所述第一鳍部位于所述基底的第一元件区上，所述第二鳍部位于所述基底的第二元件区上；其中，所述第一鳍部的截面宽度与所述第二鳍部的截面宽度不相等；所述第一元件区上的所述第一鳍部的数量为两个以上，所述第二元件区上的所述第二鳍部的数量为两个以上；相邻两个所述第一鳍部之间的间距与相邻两个所述第二鳍部之间的间距不同。8.如权利要求7所述的半导体结构的制作方法，其特征在于，所述基底包括衬底和位于所述衬底上的第一外延层，所述第一外延层覆盖所述衬底的上表面。9.如权利要求8所述的半导体结构的制作方法，其特征在于，在所述基底上形成所述多个鳍部的方法包括：在所述基底上形成第二外延层；形成图形化的第一掩模层，以所述第一掩模层为掩模，刻蚀所述第二外延层，在所述基底的第一元件区上形成所述第一鳍部；以及去除所述第一掩模层，形成图形化的第二掩模层，以所述第二掩模层为掩模，刻蚀所述第二外延层，在所述基底的第二元件区上形成所述第二鳍部。

技术总结
本发明提供一种半导体结构及其制作方法。所述半导体结构及其制作方法中，基底包括第一元件区和第二元件区，多个鳍部形成于基底上，多个鳍部包括第一鳍部和第二鳍部，第一鳍部位于第一元件区的基底上，第二鳍部位于第二元件区的基底上；其中，第一鳍部的截面宽度与第二鳍部的截面宽度不相等，第一元件区上的第一鳍部的数量和第二元件区上的第二鳍部的数量均为两个以上，相邻两个第一鳍部之间的间距与相邻两个第二鳍部之间的间距不同，从而可以在同一基底上形成截面宽度不同且间距不同的两类鳍部，进而可以形成不同特性的FinFET，实现了不同FinFET并存的目标，以及实现了半导体结构功能的多元化且减少了半导体结构的使用面积。功能的多元化且减少了半导体结构的使用面积。功能的多元化且减少了半导体结构的使用面积。


技术研发人员：陈维邦 郑志成
受保护的技术使用者：合肥晶合集成电路股份有限公司
技术研发日：2022.04.24
技术公布日：2022/5/25