一种半导体结构的制作方法与流程

1.本发明涉及半导体技术领域，特别涉及一种半导体结构的制作方法。


背景技术：

2.随着半导体技术的不断发展，传统的平面性器件已经不能满足人们对高性能器件的需求。finfet（fin field-effect transistor，鳍式场效应晶体管）是一种立体型器件，包括在基底上竖直形成的鳍部以及与鳍部相交的堆叠栅。这种设计可以大幅改善电路控制并减少漏电流（leakage），也可以大幅缩短晶体管的栅长。
3.目前，在finfet的半导体制程当中，同一基底上的所有鳍部的露出高度通常都是一样的。虽然增大鳍部的露出高度有助于提高逻辑器件（logic device）的特性，但是会增大器件的寄生电容。根据截止频率可知，finfet的寄生电容c增大时，截止频率fc会降低，从而增大鳍部的露出高度会影响rf器件等一些截止频率望大（即越大越优）的finfet的性能。因此，目前finfet的半导体制程当中形成的半导体结构不能满足功能多元化的需求。


技术实现要素：

4.本发明的目的之一是提供一种半导体结构的制作方法，可以实现半导体结构功能的多元化。
5.为了实现上述目的，本发明提供一种半导体结构的制作方法。所述半导体结构的制作方法包括：提供基底，所述基底包括第一元件区和第二元件区，所述基底上形成有间隔分布的多个鳍部，所述多个鳍部包括第一鳍部和第二鳍部，所述第一鳍部位于所述第一元件区中，所述第二鳍部位于所述第二元件区中；形成填充材料层，所述填充材料层填充在所述多个鳍部之间且填满所述多个鳍部之间的凹槽；刻蚀去除部分厚度的所述填充材料层，剩余的填充材料层作为隔离材料层，所述多个鳍部的上部从所述隔离材料层的上表面露出；其中，所述第一元件区和所述第二元件区上的所述隔离材料层的厚度不同，所述第一鳍部从所述隔离材料层上表面露出的高度为第一高度，所述第二鳍部从所述隔离材料层上表面露出的高度为第二高度，所述第一高度与所述第二高度不相等。
6.可选的，在所述第一元件区中形成所述第一鳍部和在所述第二元件区中形成所述第二鳍部的方法包括：在基底上形成图形化的第一掩模层，以所述第一掩模层为掩模，执行第一刻蚀工艺刻蚀所述基底，以在所述第一元件区中形成所述第一鳍部；去除所述第一掩模层，在所述基底上形成图形化的第二掩模层，以所述第二掩模
层为掩模，执行第二刻蚀工艺刻蚀所述基底，以在所述第二元件区中形成所述第二鳍部；其中，所述第一刻蚀工艺和所述第二刻蚀工艺的刻蚀条件不同，所述第一鳍部和所述第二鳍部的截面形状不同。
7.可选的，刻蚀去除部分厚度的所述填充材料层的方法包括：形成第三掩模层，所述第三掩模层露出所述第一元件区上的填充材料层且覆盖所述第二元件区；以所述第三掩模层为掩模，刻蚀去除所述第一元件区上的填充材料层的部分厚度，以露出所述第一鳍部的部分高度，所述第一鳍部的露出高度为第一高度；去除所述第三掩模层，形成第四掩模层，所述第四掩模层露出所述第二元件区上的填充材料层且覆盖所述第一元件区；以所述第四掩模层为掩模，刻蚀去除所述第二元件区上的填充材料层的部分厚度，以露出所述第二鳍部的部分高度，所述第二鳍部的露出高度为第二高度。
8.可选的，所述基底包括第三元件区，所述多个鳍部包括位于所述第三元件区中的第三鳍部，所述第三元件区的隔离材料层的厚度与所述第一元件区和所述第二元件区的隔离材料层的厚度均不同，所述第三鳍部从所述隔离材料层上表面露出的高度为第三高度，所述第三高度不等于所述第一高度且不等于所述第二高度。
9.可选的，所述第一元件区为低速逻辑元件区，所述第一高度为40nm~50nm；所述第二元件区为高速逻辑元件区，所述第二高度为50nm~65nm；所述第三元件区为射频元件区，所述第三高度为30nm~40nm。
10.可选的，所述第一元件区的工作电压为1.1v~1.8v；所述第二元件区的工作电压为0.6v~1v；所述第三元件区的工作电压为0.9v~1.2v，所述第三元件区的工作频率为60hz~100hz。
11.可选的，所述第一鳍部为下宽上窄的形状；所述第二鳍部为上下等宽的形状；所述第三鳍部为上宽下窄的形状。
12.可选的，所述第一鳍部与所述第二鳍部的高度相同。
13.本发明提供的半导体结构的制作方法中，提供的基底包括第一元件区和第二元件区且形成有间隔分布的多个鳍部，所述多个鳍部包括第一鳍部和第二鳍部，所述第一鳍部位于所述第一元件区中，所述第二鳍部位于所述第二元件区中；然后，形成填充材料层，所述填充材料层填充在所述多个鳍部之间且填满所述多个鳍部之间的凹槽；接着，刻蚀去除部分厚度的所述填充材料层，剩余的填充材料层作为隔离材料层，所述多个鳍部的上部从所述隔离材料层的上表面露出，其中，所述第一元件区和所述第二元件区上的所述隔离材料层的厚度不同，所述第一鳍部从所述隔离材料层上表面露出的高度与所述第二鳍部从所述隔离材料层上表面露出的高度不相等，从而可以在同一基底上形成露出高度不同的鳍部，以形成不同特性的finfet，实现了不同finfet并存的目标，进而实现了半导体结构功能的多元化且减少了半导体结构的使用面积。
附图说明
14.图1为本发明一实施例的半导体结构的剖面示意图。
15.图2为本发明一实施例的半导体结构的制作方法的流程图。
16.图3至图9为本发明一实施例的半导体结构的制作方法的分步骤结构示意图。
17.附图标记说明：10-基底；10a-第一元件区；10b-第二元件区；10c-第三元件区；11-第一鳍部；12-第二鳍部；13-第三鳍部；14-隔离材料层；14a-填充材料层；15-第一掩模层；16-第二掩模层；17-第三掩模层；18-第四掩模层；19-第五掩模层；20-第六掩模层。
具体实施方式
18.以下结合附图和具体实施例对本发明提出的半导体结构及其制作方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
19.如在本技术中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，术语“或”通常是以包括“和/或”的含义而进行使用的，术语“若干”通常是以包括“至少一个”的含义而进行使用的，术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的，此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征，除非内容另外明确指出外。
20.为了实现半导体结构功能的多元化，本发明提供一种半导体结构。图1为本发明一实施例的半导体结构的剖面示意图。如图1所示，所述半导体结构包括基底10和隔离材料层14。
21.所述基底10包括第一元件区10a和第二元件区10b，所述基底10上形成有间隔分布的多个鳍部，所述多个鳍部包括第一鳍部11和第二鳍部12，所述第一鳍部11位于所述第一元件区10a中，所述第二鳍部12位于所述第二元件区10b中。
22.所述基底10可以为硅基底。在其它实施例中，所述基底10还可以是锗基底、锗硅基底、碳化硅基底、绝缘体上硅基底或绝缘体上锗基底等半导体基底。
23.本实施例中，所述多个鳍部的高度可以相同，且所述多个鳍部的底面位于同一平面内，即所述多个鳍部的起点位于同一高度上。如图1所示，第一鳍部11和第二鳍部12的高度均为d。但不限于此，在其它实施例中，多个鳍部的凸起高度可以不同。
24.所述隔离材料层14填充于所述多个鳍部之间，具体的，所述隔离材料层14填充于相邻两个鳍部的底部，所述多个鳍部的上部从所述隔离材料层14的上表面露出。所述隔离材料层14的上表面为阶梯状，也就是说，所述第一元件区10a和所述第二元件区10b上的所述隔离材料层14的厚度不同。所述隔离材料层14的材质可以包括但不限于氧化硅和/或氮化硅。
25.如图1所示，所述第一鳍部11从所述隔离材料层14上表面露出的高度为第一高度d1，所述第二鳍部12从所述隔离材料层14上表面露出的高度为第二高度d2，所述第一高度d1与所述第二高度d2不相等。本实施例中，通过形成阶梯状的隔离材料层14，即使得第一元件区10a上的隔离材料层的厚度不等于第二元件区10b上的隔离材料层的厚度，从而获得露出高度不同的第一鳍部11和第二鳍部12，有助于实现半导体结构功能的多元化。
26.如图1所示，所述基底10可以包括第三元件区10c，所述多个鳍部可以包括位于所述第三元件区10c中的第三鳍部13，所述第三元件区10c上的隔离材料层的厚度与所述第一元件区10a和所述第二元件区10b上的隔离材料层的厚度均不同，所述第三鳍部13从所述隔
离材料层14上表面露出的高度为第三高度d3，所述第三高度d3不等于所述第一高度d1且不等于所述第二高度d2。
27.本实施例中，所述第一鳍部11、第二鳍部12和第三鳍部13的截面形状可以各不相同，如此可以满足不同finfet的不同特性需求，有助于实现半导体结构功能的多元化，提高半导体结构的性能。需要说明的是，本技术所描述的鳍部的截面均为平行于基底10厚度方向上的截面，基底10的厚度方向例如为图1中的竖直向。
28.作为示例，所述第一元件区10a为低速逻辑元件区，用于形成低速逻辑器件，低速逻辑器件包括第一鳍部11；所述第二元件区10b为高速逻辑元件区，用于形成高速逻辑器件，高速逻辑器件包括第二鳍部12，其中，与低速逻辑器件的运行速度相比，高速逻辑器件的运行速度较高，也就是说，低速逻辑器件是相对于高速逻辑器件而言的；所述第三元件区10c为射频元件区，用于形成射频器件，射频器件包括第三鳍部13。也就是说，本实施例的半导体结构可以使得低速逻辑器件、高速逻辑器件和射频器件共存，从而实现了半导体结构功能的多元化。
29.具体的，所述第一元件区10a的工作电压可以为1.1v~1.8v，即低速逻辑器件的工作电压（阈值电压）可以为1.1v~1.8v。所述第二元件区10b的工作电压为0.6v~1v，即高速逻辑器件的工作电压可以为0.6v~1v。所述第三元件区10c的工作电压可以为0.9v~1.2v，所述第三元件区的工作频率为60hz~100hz，即射频器件的工作电压为0.9v~1.2v，工作频率为60hz~100hz。
30.为了满足半导体结构上不同finfet的不同特性需求，即为了满足低速逻辑器件、高速逻辑器件和射频器件的不同特性需求，所述第一高度d1可以为40nm~50nm，所述第二高度d2可以为50nm~65nm，所述第三高度d3可以为30nm~40nm。
31.为了满足半导体结构上不同finfet的不同特性需求，进一步的，如图1所示，所述第一鳍部11为下宽上窄的形状，例如第一鳍部11的截面形状为正梯形；所述第二鳍部12为上下等宽的形状，例如第二鳍部12的截面为矩形；所述第三鳍部13为上宽下窄的形状，例如第三鳍部13的为倒梯形。
32.本实施例提供的半导体结构中，基底10包括第一元件区10a和第二元件区10b且形成有间隔分布的多个鳍部，所述多个鳍部包括第一鳍部11和第二鳍部12，所述第一鳍部11位于所述第一元件区10a中，所述第二鳍部12位于所述第二元件区10b中；隔离材料层14填充于多个鳍部之间，其中，所述第一元件区10a和所述第二元件区10b上的隔离材料层14的厚度不同，所述第一鳍部11从所述隔离材料层14上表面露出的高度（即d1）与所述第二鳍部12从所述隔离材料层14上表面露出的高度（即d2）不相等，从而可以在同一基底10上形成露出高度不同的鳍部，以形成不同特性的finfet，实现了不同finfet并存的目标，实现了半导体结构功能的多元化。
33.现有的芯片中，通常一芯片上仅形成一种finfet，为了满足功能需求，例如需要设置分别包括低速逻辑器件、高速逻辑器件和射频器件的三块芯片，芯片占用的面积较大。本实施例的半导体结构可以使得不同finfet并存，有助于减少半导体结构的使用面积（占用面积）。
34.本实施例还提供一种半导体结构的制作方法。所述半导体结构的制作方法可以用于制作上述的半导体结构。
35.图2为本发明一实施例的半导体结构的制作方法的流程图。图3至图9为本发明一实施例的半导体结构的制作方法的分步骤结构示意图。参考图1至图9，所述半导体结构的制作方法包括：s1，提供基底10，所述基底10包括第一元件区10a和第二元件区10b，所述基底10上形成有间隔分布的多个鳍部，所述多个鳍部包括第一鳍部11和第二鳍部12，所述第一鳍部11位于所述第一元件区10a中，所述第二鳍部12位于所述第二元件区10b中；s2，形成填充材料层14a，所述填充材料层14a填充在所述多个鳍部之间且填满所述多个鳍部之间的凹槽；s3，刻蚀去除部分厚度的所述填充材料层14a，剩余的填充材料层作为隔离材料层14，所述多个鳍部的上部从所述隔离材料层14的上表面露出；其中，所述第一元件区10a和所述第二元件区10b上的所述隔离材料层14的厚度不同，所述第一鳍部11从所述隔离材料层14上表面露出的高度为第一高度d1，所述第二鳍部12从所述隔离材料层14上表面露出的高度为第二高度d2，所述第一高度d1与所述第二高度d2不相等。
36.本实施例中，在步骤s1中，在所述第一元件区10a中形成所述第一鳍部11和在第二元件区10b中形成所述第二鳍部12的方法可以包括：如图3所示，在基底10上形成图形化的第一掩模层15，以所述第一掩模层15为掩模，执行第一刻蚀工艺刻蚀所述基底10，以在所述第一元件区10a中形成所述第一鳍部11；如图4所示，去除所述第一掩模层15，在所述基底10上形成图形化的第二掩模层16，以所述第二掩模层16为掩模，执行第二刻蚀工艺刻蚀所述基底10，以在所述第二元件区10b中形成所述第二鳍部12。
37.其中，所述第一刻蚀工艺和所述第二刻蚀工艺的刻蚀条件可以不同，从而可以使得所述第一鳍部11和所述第二鳍部12的截面形状不同。例如，在第一刻蚀工艺和第二刻蚀工艺过程中通过调整刻蚀气体（包括cl2、hbr和cf4）的比例可以形成截面形状不同的第一鳍部11和第二鳍部12。
38.如图1所示，所述基底10还可以包括第三元件区10c，所述多个鳍部可以包括位于所述第三元件区10c中的第三鳍部13。所述第三鳍部13可以在形成所述第二鳍部12之后、形成填充材料层之前形成。
39.具体的，在所述基底10的第三元件区10c中形成第三鳍部13的方法可以包括：如图5所示，去除所述第二掩模层16，形成第五掩模层19，以所述第五掩模层19为掩模，执行第三刻蚀工艺刻蚀所述基底10，以在所述第三元件区10c中形成第三鳍部13。第三鳍部13的截面形状可以与所述第一鳍部11和第二鳍部12的截面形状均不相同。但不限于此，所述第三鳍部13的截面形状可以与第一鳍部11和第二鳍部12中的一个的截面形状相同。作为示例，所述第一鳍部11为下宽上窄的形状，所述第二鳍部12为上下等宽的形状，所述第三鳍部13为上宽下窄的形状。
40.需要说明的是，在基底10包括第三元件区10c时，第一掩模层15和第二掩模层16还覆盖所述第三元件区10c。
41.本实施例中，步骤s2中，参考图6，形成填充材料层14a的方法可以包括：形成原始填充材料层，所述原始填充材料层覆盖基底10和所述多个鳍部，且原始填充材料层填满相邻两个鳍部之间的凹槽；对所述原始填充材料层进行平坦化处理，形成所述填充材料层14a，所述填充材料层14a的上表面可以与所述多个鳍部的顶面齐平。需要说明的是，此处“齐平”是指填充材料层14a的上表面和鳍部的上表面的高度差在较小的设定范围内。
42.本实施例中，刻蚀去除部分厚度的所述填充材料层14a的方法可以包括：如图7所示，形成第三掩模层17，所述第三掩模层17露出所述第一元件区10a上的填充材料层14a且覆盖所述第二元件区10b和第三元件区10c；以所述第三掩模层17为掩模，刻蚀去除所述第一元件区10a的填充材料层14a的部分厚度，以露出所述第一鳍部11的部分高度，所述第一鳍部11的露出高度为第一高度d1；如图8所示，去除所述第三掩模层17，形成第四掩模层18，所述第四掩模层18露出所述第二元件区10b上的填充材料层且覆盖所述第一元件区10a和第三元件区10c；以所述第四掩模层18为掩模，刻蚀去除所述第二元件区10b上的填充材料层14a的部分厚度，以露出所述第二鳍部12的部分高度，所述第二鳍部12的露出高度为第二高度d2；如图9所示，去除所述第四掩模层18，形成第六掩模层20，所述第六掩模层20露出所述第三元件区10c上的填充材料层且覆盖第一元件区10a和第二元件区10b，以所述第六掩模层20为掩模，刻蚀去除所述第三元件区10c上的填充材料层的部分厚度，以露出第三鳍部13的部分高度，第三鳍部13的露出高度为第三高度d3，第三高度d3不等于第一高度d1且不等于第二高度d2，剩余的填充材料层作为隔离材料层14。
43.如图1所示，所述第三元件区10c上的隔离材料层14的厚度与所述第一元件区10a和所述第二元件区10b上的隔离材料层14的厚度均不同，所述第三鳍部13从所述隔离材料层14上表面露出的高度为第三高度d3，所述第三高度d3不等于所述第一高度d1且不等于所述第二高度d2。第一鳍部11、第二鳍部12和第三鳍部13的高度可以相等，例如均为d。
44.本实施例中，所述第一元件区10a为低速逻辑元件区，用于形成低速逻辑器件；所述第二元件区10b为高速逻辑元件区，用于形成高速逻辑器件；所述第三元件区10c为射频元件区，用于形成射频器件。所述第一元件区10a的工作电压可以为1.1v~1.8v，即低速逻辑器件的工作电压（阈值电压）可以为1.1v~1.8v。所述第二元件区10b的工作电压为0.6v~1v，即高速逻辑器件的工作电压可以为0.6v~1v。所述第三元件区10c的工作电压可以为0.9v~1.2v，所述第三元件区的工作频率为60hz~100hz，即射频器件的工作电压为0.9v~1.2v，工作频率为60hz~100hz。
45.为了满足半导体结构上不同finfet的不同特性需求，即为了满足低速逻辑器件、高速逻辑器件和射频器件的不同特性需求，所述第一高度d1可以为40nm~50nm，所述第二高度d2可以为50nm~65nm，所述第三高度d3可以为30nm~40nm。
46.需要说明的是，本说明书采用递进的方式描述，在后描述的半导体结构的制作方法重点说明的都是与在前描述的半导体结构的不同之处，各个部分之间相同和相似的地方互相参见即可。
47.上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

技术特征：
1.一种半导体结构的制作方法，其特征在于，包括：提供基底，所述基底包括第一元件区和第二元件区，所述基底上形成有间隔分布的多个鳍部，所述多个鳍部包括第一鳍部和第二鳍部，所述第一鳍部位于所述第一元件区中，所述第二鳍部位于所述第二元件区中；形成填充材料层，所述填充材料层填充在所述多个鳍部之间且填满所述多个鳍部之间的凹槽；刻蚀去除部分厚度的所述填充材料层，剩余的填充材料层作为隔离材料层，所述多个鳍部的上部从所述隔离材料层的上表面露出；其中，所述第一元件区和所述第二元件区上的所述隔离材料层的厚度不同，所述第一鳍部从所述隔离材料层上表面露出的高度为第一高度，所述第二鳍部从所述隔离材料层上表面露出的高度为第二高度，所述第一高度与所述第二高度不相等。2.如权利要求1所述的半导体结构的制作方法，其特征在于，在所述第一元件区中形成所述第一鳍部和在所述第二元件区中形成所述第二鳍部的方法包括：在基底上形成图形化的第一掩模层，以所述第一掩模层为掩模，执行第一刻蚀工艺刻蚀所述基底，以在所述第一元件区中形成所述第一鳍部；去除所述第一掩模层，在所述基底上形成图形化的第二掩模层，以所述第二掩模层为掩模，执行第二刻蚀工艺刻蚀所述基底，以在所述第二元件区中形成所述第二鳍部；其中，所述第一刻蚀工艺和所述第二刻蚀工艺的刻蚀条件不同，所述第一鳍部和所述第二鳍部的截面形状不同。3.如权利要求1所述的半导体结构的制作方法，其特征在于，刻蚀去除部分厚度的所述填充材料层的方法包括：形成第三掩模层，所述第三掩模层露出所述第一元件区上的填充材料层且覆盖所述第二元件区；以所述第三掩模层为掩模，刻蚀去除所述第一元件区上的填充材料层的部分厚度，以露出所述第一鳍部的部分高度，所述第一鳍部的露出高度为第一高度；去除所述第三掩模层，形成第四掩模层，所述第四掩模层露出所述第二元件区上的填充材料层且覆盖所述第一元件区；以所述第四掩模层为掩模，刻蚀去除所述第二元件区上的填充材料层的部分厚度，以露出所述第二鳍部的部分高度，所述第二鳍部的露出高度为第二高度。4.如权利要求1所述的半导体结构的制作方法，其特征在于，所述基底包括第三元件区，所述多个鳍部包括位于所述第三元件区中的第三鳍部，所述第三元件区的隔离材料层的厚度与所述第一元件区和所述第二元件区的隔离材料层的厚度均不同，所述第三鳍部从所述隔离材料层上表面露出的高度为第三高度，所述第三高度不等于所述第一高度且不等于所述第二高度。5.如权利要求4所述的半导体结构的制作方法，其特征在于，所述第一元件区为低速逻辑元件区，所述第一高度为40nm~50nm；所述第二元件区为高速逻辑元件区，所述第二高度为50nm~65nm；所述第三元件区为射频元件区，所述第三高度为30nm~40nm。6.如权利要求4所述的半导体结构的制作方法，其特征在于，所述第一元件区的工作电压为1.1v~1.8v；所述第二元件区的工作电压为0.6v~1v；所述第三元件区的工作电压为
0.9v~1.2v，所述第三元件区的工作频率为60hz~100hz。7.如权利要求4所述的半导体结构的制作方法，其特征在于，所述第一鳍部为下宽上窄的形状；所述第二鳍部为上下等宽的形状；所述第三鳍部为上宽下窄的形状。8.如权利要求1所述的半导体结构的制作方法，其特征在于，所述第一鳍部与所述第二鳍部的高度相同。

技术总结
本发明提供一种半导体结构的制作方法。该半导体结构的制作方法中，提供的基底上形成有间隔分布的多个鳍部，多个鳍部包括位于第一元件区的第一鳍部和位于第二元件区的第二鳍部；然后形成填充材料层，填充材料层填满多个鳍部之间的凹槽；接着刻蚀去除部分厚度的填充材料层，剩余的填充材料层作为隔离材料层，其中，第一元件区和第二元件区上的隔离材料层的厚度不同，第一鳍部从隔离材料层上表面露出的高度和第二鳍部从隔离材料层上表面露出的高度不相等，从而可以在同一基底上形成露出高度不同的鳍部以形成不同特性的FinFET，实现了不同FinFET并存的目标，实现了半导体结构功能的多元化且减少了半导体结构的使用面积。元化且减少了半导体结构的使用面积。元化且减少了半导体结构的使用面积。


技术研发人员：陈维邦 郑志成
受保护的技术使用者：合肥晶合集成电路股份有限公司
技术研发日：2022.04.24
技术公布日：2022/5/25